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PLL ループフィルターデザイナー

タイプ 2 の 2 次 PLL パッシブループフィルターを設計します。ターゲットループ帯域幅と位相余裕の時定数、コンデンサ、抵抗値を計算します。

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公式

C1=IcpKvcoNωc2⋅1+(ωcT1)21+(ωcT3)2C_1 = \frac{I_{cp} K_{vco}}{N \omega_c^2} \cdot \frac{\sqrt{1+(\omega_c T_1)^2}}{\sqrt{1+(\omega_c T_3)^2}}
ωc— ループクロスオーバー周波数 (2π × f_BW) (rad/s)
T₁— ゼロ時定数:tan(φ)/ωc (s)
Icp— チャージポンプ電流 (A)
Kvco— VCO ゲイン (rad/s/V)
N— フィードバックディバイダー比

仕組み

PLLループ・フィルタ・カリキュレータは、周波数シンセサイザの設計、クロック・リカバリ回路、通信システムの開発に不可欠なタイプ2のフェーズ・ロック・ループ・フィルタの部品値を計算します。IC設計者、RFエンジニア、および組み込み開発者は、これを使用して目標のループ帯域幅と位相マージンを達成します。ベストの「フェーズ・ロック・ループ：設計、シミュレーション、アプリケーション」（第6版、McGraw-Hill）とBanerjeeの「PLLの性能、シミュレーション、設計」（第5版）によると、Type-2 PLLは チャージポンプとパッシブRCフィルタを使用して2次応答を提供します。通信システムに関連するPLLノイズ仕様は、ITU-R SM.1538およびIEEE規格1139-2008（基本周波数および時間計測のための物理量のIEEE標準定義 — ランダム不安定性）に準拠しています。ループ帯域幅 omega_c はロック時間 (t_lock ~ 2*pi/omega_c) と位相ノイズフィルタリングを決定します。帯域幅が広いほど、入力のトラッキング速度は速くなりますが、基準ノイズは多く渡されます。位相余裕 phi_m はオーバーシュートを制御します。45度では 23%、65度では 5% のオーバーシュートが発生します。Banerjeeの「PLLのパフォーマンス、シミュレーション、設計」(第5版) によると、最適な phi_m = 48-55度では速度と安定性のバランスが取れています。コンポーネント方程式:C1 = Icp*Kvco/(omega_c^2*N), R1 = tan(phi_m)*omega_c*C1, C2 = C1/10 = 10x ポール間隔の場合。

計算例

帯域幅が 100 kHz、位相マージンが 50 度の 2.4 GHz 周波数シンセサイザ用のループフィルターを設計します。パラメーター:Icp = 1 mA、Kvco = 50 MHz/V、N = 48。ステップ 1: omega_c = 2*pi*100e3 = 628 krad/s。ステップ 2: C1 = 1e-3 50e6/(628e3^2 48) = 2.64 nF。2.7 nF を選択します。ステップ 3: R1 = tan(50deg) 628e3 2.7e-9 = 2.02 kオーム2.0 kオームを選択します。ステップ 4: C2 = 2.7 nF/10 = 270 pF。270 pF を選択します。ステップ 5: ゼロ周波数 = 1/ (2*pi*R1*C1) = 29.5 kHz を確認します。ポール周波数 = 1/ (2*pi*R1*C2) = 295 kHz。ADIsimPLLのシミュレーションによると、これによって実際の帯域幅は105kHzで48度のマージンが得られ、アナログ・デバイセズのADF4351のリファレンス設計を満たしています。

実践的なヒント

  • ✓セトリング時間と安定性のトレードオフを最適にするため、Bestによると、48～55度の位相余裕を目標
  • ✓適切な極間隔を確保するには、最小C2 = C1/10を使用してください。Banerjeeによると、比が狭いほどリファレンススプリアス除去率が上がります
  • ✓ボード線図シミュレーションによるループの安定性の検証 — 制御理論標準で最小 6 dB のゲインマージン
  • ✓位相ノイズを低くするには、R1を最小化します。熱ノイズの寄与= 4kTR1*Kvco^2/(omega_c*N)^2 /Egan

よくある間違い

  • ✗位相マージンがセトリングに与える影響を無視すること — マージン 30° ではオーバーシュートが 50% になり、ロック時間が 55° の場合の 5 倍になる
  • ✗時定数の計算が間違っている — tau1 = R1*C1、tau2 = R1*C1*C2/ (C1+C2)、R1*C2だけでなく
  • ✗VCOゲインの変動を見逃すこと — Kvcoはチューニング範囲全体で 2:1 の変動があり、テキサス・インスツルメンツ（SCAA030）によると、位相マージンが20度低下することがある

よくある質問

Banerjeeによると：（1）帯域幅 omega_c ロック時間（t = 10/omega_c 標準）とノイズフィルタリングを設定します。（2）位相マージンはオーバーシュートを制御します。（2）位相マージンはオーバーシュートを制御します。（2）45度 = 23％、55度 = 14％、65度 = 5％。（3）部品許容誤差-10％のコンデンサは+/-5度のマージンシフトを引き起こします。（4）R1の熱ノイズが出力位相ノイズフロアに追加されます。
Per Best: Type-2は omega_z = 1/（R1*C1）でゼロの2次応答を実現し、安定したトラッキングを保証します。パッシブ実装 (オペアンプなし) により、アクティブデバイスのノイズの影響がなくなります。チャージ・ポンプ・インタフェースは電流のソース/シンクを行うため、フィルタ設計が簡素化されます。アナログ・デバイセズ、TI、マキシムのリファレンスデザインに従い、最新のフラクショナル N シンセサイザすべてに標準装備されています。

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