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PCB 파워 플레인 임피던스 계산기

PDN (전력 공급 네트워크) 설계를 위한 PCB 전력면 확산 임피던스, 평면 커패시턴스, 인덕턴스 및 자체 공진 주파수를 계산합니다.

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공식

C=εrε0Ad,fres=12πLCC = \frac{\varepsilon_r \varepsilon_0 A}{d},\quad f_{res} = \frac{1}{2\pi\sqrt{LC}}

참고: IPC-2141A / Larry Smith PDN analysis techniques

εr— 유전 상수
A— 평면 영역 (m²)
d— 유전체 두께 (m)
f_res— 자체 공진 주파수 (Hz)

작동 방식

파워 플레인 임피던스 계산기는 PCB 배전 네트워크의 특성 임피던스와 자체 공진 주파수를 계산합니다. 이는 고속 디지털 설계에서 DC ~ 500MHz에서 100mHz 미만의 목표 임피던스를 달성하는 데 필수적입니다.PDN 엔지니어는 이를 사용하여 고주파 과도 전류 요구 시 공급 노이즈가 IC 사양 (일반적으로 Vdd의 5%) 미만으로 유지되도록 합니다.

래리 스미스의 '고속 디지털 시스템 설계'와 스티브 샌들러의 '전력 무결성'에 따르면, 파워 플레인 커패시턴스 C = epsilon_0 x epsilon_r x A/d, 여기서 A는 평면 면적이고 d는 유전체 두께입니다.FR4 (Er=4.3) 및 0.1mm 유전체를 사용하는 100cm2 평면은 C = 3.8nF이므로 디스크리트 커패시터가 유도성이 되는 고주파에서 낮은 임피던스를 제공합니다.

평면 인덕턴스 L = mu_0 x d/A x 스프레딩 인자로, 자체 공진 주파수 f_Srf = 1/ (2 x pi x sqrt (L x C)) 를 생성합니다.일반적인 4레이어 보드는 100-500MHz에서 공진합니다.SRF 미만에서는 임피던스가 용량성 (주파수에 따라 감소) 이고, SRF 이상에서는 임피던스가 유도성 (주파수에 따라 증가) 입니다.스미스에 따르면 목표 PDN 임피던스에는 이 공진을 제어해야 합니다.

IPC-2152 PDN 가이드라인에 따르면 타겟 임피던스 z_타겟 = DeltaV/DeltaI입니다.2A 과도 현상으로 50mV 노이즈를 허용하는 1V FPGA의 경우: Z_Target = 0.05/2 = DC에서 500MHz까지 사용할 경우: Z_타겟 = 0.05/2 = 25옴.이를 위해서는 분산된 평면 커패시턴스와 다양한 주파수 대역에서 임피던스 갭을 메울 수 있는 전략적 디커플링 커패시터 배치가 필요합니다.

계산 예제

문제: 80x60mm 파워 그라운드 플레인 쌍 (4800mm2), 0.1mm FR4 유전체 (Er=4.3) 를 사용하는 4레이어 보드의 파워 플레인 커패시턴스, 인덕턴스 및 SRF를 계산합니다.

스미스당 해결책: 1.플레인 커패시턴스: C = 8.854e-12 x 4.3 x 4800e-6/0.1e-3 = 1.83 nF 2.플레인 인덕턴스: L = 4 x 파이 x 1e-7 x 0.1e-3/ (4800e-6) = 26.2 pH 3.SRF: f_SRF = 1/(2 x pi x sqrt (26.2e-12 x 1.83e-9)) = 726 메가헤르츠 4.특성 임피던스: A0 = 제곱미터 (L/C) = 제곱미터 (26.2e-12/1.83e-9) = 3.8 옴 5.500MHz에서 목표 임피던스 확인: X_C = 1/ (2 x 파이 x 500e6 x 1.83e-9) = 174옴입니다.

분석: 플레인 단독으로는 500MHz에서 174옴의 출력을 제공하며, 이는 일반적인 25옴 목표보다 높습니다.목표를 달성하려면 디커플링 커패시터 (100nF, 10nF) 가 필요합니다.SRF (726MHz) 미만에서는 평면 커패시턴스가 도움이 되고, SRF 이상에서는 평면 인덕턴스가 우세합니다.

실용적인 팁

  • ✓전력 접지 플레인 사이에 얇은 유전체 (<0.1mm) 를 사용하십시오. Smith에 따르면 유전체를 반으로 줄이면 커패시턴스가 두 배로 증가하고 인덕턴스가 절반으로 줄어들어 임피던스가 4배 감소합니다.50um 코어가 장착된 HDI 보드는 10mohm 미만의 평면 임피던스를 제공합니다.
  • ✓플레인 스플릿 최소화 — 샌들러에 따르면 스플릿은 인덕턴스를 증가시키고 리턴 전류를 방해하여 스플릿 경계에서 임피던스 스파이크를 생성합니다.가능하면 연속 평면을 사용하고, 분할이 필요한 경우 스티칭을 통해 추가하십시오.
  • ✓Smith에 따르면 디커플링 커패시터를 평면 반공진 주파수에 배치합니다. 시뮬레이션 또는 측정에서 임피던스 피크를 식별한 다음 해당 주파수에 SRF가 있는 커패시터를 추가하여 응답을 평탄화하십시오.

흔한 실수

  • ✗PDN 설계에서 평면 인덕턴스 무시 — Smith에 따르면 평면 인덕턴스는 특정 주파수에서 커패시터를 디커플링하여 반공진을 일으켜 해당 주파수에서 임피던스를 10~100배 증가시킬 수 있습니다.PDN 시뮬레이션을 사용하여 공진을 식별하고 감쇠할 수 있습니다.
  • ✗균일한 평면 임피던스 가정 사용 — 샌들러에 따르면 임피던스는 평면 면적에 따라 달라집니다. 가장자리는 저항 확산으로 인해 중심보다 2~3배 더 높은 임피던스를 갖습니다.과도 현상이 심한 IC는 에지가 아닌 평면 중앙 근처에 배치하십시오.
  • ✗평면 커패시턴스에만 의존하는 1.8nF 평면 커패시턴스는 500MHz에서 170mohm에 불과합니다.IPC-2152 기준, 일반적인 설계에는 10배 낮은 임피던스가 필요하므로 병렬 디커플링 커패시터가 필요합니다.

자주 묻는 질문

스미스당 파라미터 4개: (1) 평면 면적 — 면적이 클수록 커패시턴스가 증가하고 인덕턴스가 감소합니다. (2) 유전체 두께는 얇을수록 C와 L 모두에 더 좋습니다. (3) 유전상수 Er — Er이 높을수록 커패시턴스가 증가합니다. (4) 구리 손실이 1GHz 이상에서 크게 증가합니다.0.1mm FR4가 장착된 100cm2 평면의 커패시턴스는 약 2nF이고 유전체는 0.05mm이며 유전체는 4nF입니다.
샌들러별: z_타겟 = 허용_노이즈/최대_일시_전류.최신 프로세서의 경우 (1V 코어, 3% 노이즈 버짓 = 30mV, 5A 과도 현상 현상): z_타겟 = 30mV/5A = DC에서 500MHz까지 6옴입니다.FPGA에는 일반적으로 10~25옴이 필요합니다.가장자리가 더 느린 (>5ns) 단순 MCU는 JEDEC 가이드라인에 따라 50-100mohm을 견딜 수 있습니다.
평면 공진은 용량성 리액턴스와 유도성 리액턴스가 동일한 f_SRF에서 발생합니다.공진 시 임피던스는 평면의 ESR과 같습니다 (일반적으로 <10mohm).그러나 플레인 커패시터와 디커플링 커패시터 간의 반공진으로 인해 임피던스 피크가 목표보다 10~100배 더 높아질 수 있습니다.Smith에 따르면 이러한 피크는 특정 주파수에서 공급 노이즈를 유발하므로 IC 사양에 맞지 않을 수 있습니다.
IPC-2152 기준: (1) 100MHz (10-100nF MLCC) 에 가까운 SRF가 있는 디커플링 커패시터를 추가하고, (2) 다중 병렬 커패시터를 사용하여 유효 ESL을 줄이고, (3) 트레이스 인덕턴스를 최소화하기 위해 커패시터를 IC (<3mm) 에 가깝게 배치합니다. (4) 유전체가 얇은 전원 접지 플레인 쌍을 사용하십시오.단일 100nF 커패시터는 100MHz에서 16옴을 제공하고, 4개의 병렬 커패시터는 4옴을 제공합니다.
예. 샌들러에 따르면 직사각형 평면은 동일한 면적의 정사각형 평면보다 모서리에서 더 높은 인덕턴스를 갖습니다.L자형 평면이나 불규칙한 평면은 굽힘 시 임피던스 불연속을 생성합니다.저항이 분산되면 중심을 벗어난 부하에 대한 임피던스가 2~3배 증가합니다.직사각형 또는 정사각형 평면을 사용하고 임피던스를 최소화하려면 기하학적 중심 근처에 고전류 IC를 배치하십시오.

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