Escolhendo capacitores de desacoplamento: SRF, ESL e Math

Por que o desacoplamento não é tão simples quanto “colocar 100 nF nele”

Todo engenheiro já ouviu a regra prática: coloque um capacitor de 100 nF próximo a cada pino de alimentação do IC e encerre o dia. E honestamente? Funciona bem para muitos circuitos. Até que isso não aconteça.

No momento em que seu FPGA começa a puxar correntes transitórias de 20 A a 500 MHz, ou você está perseguindo um tom falso em seu ADC que continua apontando para trás para fornecer ruído a 800 MHz, esse limite solitário de 100 nF de repente parece bastante inadequado. Entender por que isso acontece significa se familiarizar com três parâmetros parasitários que a maioria das folhas de dados menciona uma vez, em letras minúsculas, escondidos em algum lugar após a página 47: ESR, ESL e a frequência autorressonante que eles conspiram para criar.

A maioria dos engenheiros ignora a matemática aqui e se arrepende mais tarde, quando está depurando uma placa às 2 da manhã.

O modelo real de um capacitor

O problema dos capacitores físicos é o seguinte: eles não são capacitâncias puras. Nunca fui. O que você realmente obtém quando solda aquele pequeno retângulo de cerâmica é um circuito RLC em série. A impedância é assim:

onde$C$é a capacitância nominal (o número na etiqueta),$L$é a indutância em série equivalente ou ESL e$R$é a resistência em série equivalente, a ESR. Em baixas frequências, a reatância capacitiva$X_C = 1/(2\pi f C)$domina e tudo se comporta como você esperaria de seu livro didático. Mas aumente a frequência e a reatância indutiva$X_L = 2\pi f L$começa a assumir o controle.

Bem no meio dessa transição, algo interessante acontece: as reatâncias capacitiva e indutiva se cancelam perfeitamente. Você fica com apenas o ESR — a menor impedância absoluta que o capacitor já apresentará ao seu circuito. Esse ponto de cruzamento é chamado de frequência autorressonante, ou SRF:

Abaixo do SRF, sua peça funciona como um capacitor. Acima disso? É um indutor. Esse é o conceito mais importante no design de desacoplamento e é a razão pela qual você não pode simplesmente colocar capacitores em um problema e esperar que eles funcionem em todas as frequências. Um capacitor só se desacopla efetivamente em uma banda centrada em torno de seu SRF. Fora dessa banda, você está lutando contra a física.

Parâmetros-chave e o que eles significam para o seu PDN

Sua rede de distribuição de energia — a PDN — tem uma impedância alvo que precisa ser mantida. Normalmente, você pode derivar isso da ondulação de suprimento permitida e da pior das hipóteses da corrente transitória:

Digamos que você esteja trabalhando com um trilho de 1,0 V alimentando um FPGA que pode puxar transientes de 5 A e tenha orçado uma ondulação de 3%. Sua impedância alvo chega a$Z_{\text{target}} = 1.0 \times 0.03 / 5 = 6\,\text{m}\Omega$. Isso é 6 miliohms. Esse é um número brutalmente baixo e você precisa mantê-lo em toda a largura de banda em que seu IC está puxando a corrente. Boa sorte

É aqui que o ESR e o ESL deixam de ser parâmetros abstratos da folha de dados e começam a importar muito:

• ESR define o piso de impedância em ressonância. Pegue um MLCC típico de 100 nF 0402 — ele pode ter um ESR em algum lugar entre 10 e 50 mΩ. Se sua impedância alvo for de 6 mΩ, uma única tampa fisicamente não pode atender a essa especificação. As leis da física não permitirão isso.

• ESL determina a rapidez com que a impedância sobe acima do SRF. Um pacote 0402 normalmente carrega cerca de 0,5 nH de ESL. Desça para 0201 e você poderá obter 0,3 nH. O ESL mais baixo aumenta sua faixa de desvio efetiva em frequência, o que é exatamente o que você deseja quando está lidando com uma lógica digital rápida.

A indutância parasitária não é apenas uma preocupação acadêmica — é a razão pela qual seu desacoplamento deixa de funcionar em altas frequências.

Exemplo resolvido: contornando um trilho FPGA de 1,0 V

Vamos analisar um cenário de design real. Precisamos manter o$Z_{\text{PDN}} < 6\,\text{m}\Omega$até 500 MHz. Esse é um requisito real que você veria em um design moderno de FPGA.

Etapa 1: Escolha um capacitor. Começaremos com um MLCC de 100 nF 0402 X7R. Na folha de dados, encontramos ESR = 20 mΩ e ESL = 0,5 nH. Valores bastante típicos para esse tamanho de pacote. Etapa 2: Calcule o SRF. Insira os números na fórmula:Trabalhe com a aritmética e você obterá$f_{\text{SRF}} \approx 22.5\,\text{MHz}$. Nessa frequência, a impedância é igual ao ESR: 20 mΩ. Na verdade, isso não é ruim — é apenas cerca de 3 vezes nosso alvo. Mas não estamos operando a 22,5 MHz. Etapa 3: Verifique a impedância em 500 MHz. Isso está muito acima do SRF, então a impedância é quase inteiramente determinada pelo ESL:Isso é 1,57 ohms. Nossa meta era de 6 miliohms. Estamos errados por um fator de 260. A 500 MHz, esse capacitor de 100 nF é essencialmente invisível para o circuito. Pode muito bem não estar lá.

Etapa 4: adicione um limite de frequência mais alta. Precisamos de algo com um SRF mais alto. Vamos tentar uma tampa de 1 nF 0201 com ESR = 50 mΩ e ESL = 0,3 nH:Muito melhor — estamos na vizinhança de frequência certa agora. A 500 MHz, sua impedância é aproximadamente$2\pi \times 500 \times 10^6 \times 0.3 \times 10^{-9} \approx 0.94\,\Omega$. Ainda é muito alto para uma única tampa, mas estamos nos aproximando da realidade. Etapa 5: Use capacitores paralelos. Aqui está a boa notícia: quando você coloca$N$capacitores idênticos em paralelo, a impedância se divide por$N$. Para atingir nossa meta de 6 mΩ no SRF do limite de 100 nF (onde$Z = 20\,\text{m}\Omega$), precisamos:Quatro limites de 100 nF em paralelo nos levam à nossa impedância alvo em 22,5 MHz. Mas para a faixa de 500 MHz, precisamos de um banco completamente separado desses limites de 1 nF — ou talvez valores ainda menores — cada um visando uma banda de frequência diferente. É exatamente por isso que os projetos reais de PDN usam vários valores de capacitores. Cada valor cobre uma década de frequência diferente. Você está construindo uma rede de filtros distribuída, não apenas estabelecendo limites aleatórios.

A faixa de desvio efetiva

Há um conceito útil aqui chamado de faixa de desvio efetiva — a faixa de frequência na qual um capacitor realmente mantém a impedância abaixo do alvo. Você pode estimar o limite superior descobrindo onde a reatância indutiva é igual à sua impedância alvo:

Para nosso limite de 100 nF com 0,5 nH ESL e uma meta de 20 mΩ (tampa única):$f_{\text{upper}} = 0.02 / (2\pi \times 5 \times 10^{-10}) \approx 6.4\,\text{MHz}$. Essa é a frequência em que, acima do SRF, a tampa deixa de ser útil sozinha. Abaixo do SRF, há um limite inferior simétrico em que a reatância capacitiva se torna muito alta. A calculadora lida com os dois limites automaticamente para que você não precise superar isso todas as vezes.

A lição prática? Cada capacitor tem uma largura de banda finita onde está realmente fazendo seu trabalho. Fora dessa janela, você precisa de capacitores diferentes.

Armadilhas comuns

Algumas coisas vão te morder se você não tomar cuidado:

Ignorando o ESL das vias e traços do PCB. Aquele valor de 0,5 nH ESL na folha de dados? Isso é apenas o pacote em si. No momento em que você adiciona uma via para descer até um plano de potência interno, você está adicionando mais 0,5 a 1,0 nH de indutância. Às vezes mais. Seu SRF real acabou de ser cortado significativamente. A solução é manter as tampas de desacoplamento na mesma camada do IC sempre que possível, ou usar conexões muito curtas e largas para minimizar a indutância. Anti-ressonância entre limites paralelos. Quando você coloca dois limites de valores diferentes em paralelo, eles podem criar um pico de alta impedância entre seus respectivos SRFs. As impedâncias não apenas aumentam bem — elas interagem. Você pode acabar com um pico ressonante que é realmente pior do que não ter nenhum limite nessa faixa de frequência. A simulação ou o espaçamento muito cuidadoso dos valores são essenciais. Essa é uma daquelas coisas que ficam bem no papel e estragam seu dia durante os testes. Supondo que as tampas de cerâmica mantenham seu valor nominal. Aqui está uma surpresa divertida: aquela tampa X7R de 100 nF em uma embalagem 0402? Sob a polarização de 1,0 V DC, ele pode realmente estar fornecendo 60 a 70 nF de capacitância. Às vezes pior. O material ferroelétrico em tampas de cerâmica perde capacitância sob polarização DC, e embalagens menores perdem mais do que embalagens maiores. Sempre verifique as curvas de polarização DC do fabricante. Seu cálculo de SRF é tão bom quanto seu valor real de capacitância.

Experimente

Conecte os valores do capacitor, ESR, ESL e impedância alvo na calculadora e você verá instantaneamente o SRF, a impedância na sua frequência de interesse, a faixa efetiva de desvio e quantas tampas você realmente precisa em paralelo. Abra a calculadora de seleção de capacitores de desacoplamento e elimine as suposições do seu próximo design de PDN. É melhor do que fazer todas essas contas manualmente à meia-noite antes do prazo final para rodar o tabuleiro.