Simulação FDTD: Por que sinais de 10 Gbps odeiam via stubs

A via não é apenas um buraco

A 100 MHz, uma broca de 0,3 mm em uma placa FR-4 de 1,5 mm é basicamente invisível do ponto de vista elétrico. Você medirá uma fração de ohm de resistência e talvez 0,5 nH de indutância. Conecte esses números ao seu modelo SPICE e continue com seu dia. Mas tente percorrer uma faixa SerDes de 10 Gbps pela mesma via em um backplane de 12 camadas e, de repente, tudo muda. A parte inferior não utilizada do cano de via - o que chamamos de talão - começa a agir como um talão de linha de transmissão em curto. Quando atinge sua ressonância de um quarto de onda, você obtém um entalhe profundo que pode cair bem no meio da banda de sinal. Não é ótimo.

É aqui que a simulação de FDTD (domínio de tempo de diferença finita) se torna incrivelmente útil. Ao contrário dos modelos simples de elementos agrupados, o FDTD realmente resolve as equações de Maxwell em uma grade 3D, capturando todo o comportamento eletromagnético da transição de via. Isso significa a descontinuidade da impedância na almofada, a indutância do cilindro, a ressonância do talão e a carga capacitiva da almofada — tudo isso. A ferramenta FDTD S-Parameter Simulator permite que você execute esse tipo de análise diretamente no seu navegador em segundos, sem precisar de uma licença completa de solucionador EM 3D que custa mais do que um carro usado.

Configurando a simulação

Deixe-me examinar os parâmetros exatos para modelar uma via direta em um PCB FR-4 padrão de 1,5 mm com um sinal de 10 Gbps. Esses são números do mundo real que você realmente usaria:

Algumas notas sobre por que esses valores específicos são importantes. A largura de traço de 3,0 mm fornece 50 Ω em FR-4 de 1,5 mm com cobre de 1 onça — você pode verificar isso com qualquer calculadora de impedância de microfita. A proporção direta de 5:1 (1,5 mm de profundidade, broca de 0,3 mm) é bastante moderada. A maioria dos fabricantes de PCBs se sente confortável em usar 8:1 com brocas padrão e pode aumentar para 12:1 com auxílio de laser, se você realmente precisar.

A frequência central de 2,4 GHz com um intervalo de 4 GHz cobre DC a 4,4 GHz, o que é importante porque captura a frequência Nyquist de um sinal NRZ de 10 Gbps (5 GHz) e a primeira ressonância de stub. Para essa geometria específica, essa ressonância atinge cerca de 3,8 GHz. Se você não varrer o suficiente, não entenderá completamente o problema — e é assim que os problemas de integridade do sinal chegam à produção.

O que o mecanismo FDTD está realmente fazendo

Quando você clica em Executar, o simulador discretiza sua geometria via no que é chamado de grade Yee. Esta é uma malha 3D escalonada em que os componentes do campo elétrico e magnético são compensados por meia célula no espaço e no tempo. É um truque numérico elegante que mantém a simulação estável e precisa.

O motor injeta um pulso gaussiano na Porta 1 (a extremidade de alimentação da microfita) e, em seguida, registra os campos no domínio do tempo na Porta 1 (energia refletida) e na Porta 2 (energia transmitida) até que tudo decaia para quase zero. Os parâmetros S que lhe interessam vêm da obtenção das transformadas de Fourier e do cálculo das proporções:

A densidade de malha normal usa aproximadamente 10 células por comprimento de onda na frequência central. Isso é adequado para uma avaliação de primeira aprovação e é executado muito rapidamente. A malha fina aumentará a contagem de células em 8 × e levará proporcionalmente mais tempo para ser resolvida, mas você precisará dela quando o diâmetro do cilindro da via for menor que 3 vezes o tamanho da célula da malha. Caso contrário, você está essencialmente tentando modelar um cilindro com poucos voxels e os resultados ficam incompletos.

Interpretando os resultados de S11 e S21

Para uma via direta sem perfuração traseira em FR-4 de 1,5 mm, aqui está o que você normalmente verá nos gráficos de saída:

S21 (perda de inserção) : Bastante plano e perto de 0 dB de DC até aproximadamente 2 GHz, então você verá uma redução progressiva. O problema real aparece como um entalhe nítido em aproximadamente 3,8 GHz, caindo para algo entre −15 e −20 dB. Essa é a ressonância do seu esboço gritando para você. S11 (perda de retorno) : Começa abaixo de −20 dB em baixa frequência, o que é bom. Mas então ele sobe para -10 a -15 dB perto da frequência de ressonância do esboço, à medida que a energia reflete de volta da incompatibilidade de impedância. Curiosamente, muitas vezes melhora novamente em frequências mais altas, à medida que a impedância da via coincidentemente se reequilibra - embora até lá seu sinal já tenha sido destruído pelo entalhe.

A frequência de ressonância do esboço é o número crítico que você precisa extrair dessa simulação. Para uma via de passagem em que o sinal entra na camada superior e sai na camada 3 (digamos, em uma placa de 10 camadas), o talão é tudo abaixo da camada 3 — a parte não utilizada do barril. Sua frequência ressonante segue essa relação:

onde$v_p = c / \sqrt{\varepsilon_r}$é a velocidade de propagação no dielétrico e$L_{stub}$é o comprimento físico do talão. Para FR-4 com θr = 4,4, você obtém$v_p = 3 \times 10^8 / \sqrt{4.4} \approx 1.43 \times 10^8$m/s.

Vamos analisar alguns exemplos reais. Um stub de 1,0 mm ressoa a 35,7 GHz — completamente inofensivo para sinais de 10 Gbps. Um talão completo de 1,5 mm (o sinal sai na camada 1, nada é perfurado) ressoa a 23,8 GHz. Isso ainda está tecnicamente acima da frequência Nyquist de 5 GHz, mas apenas por um fator de 4,7. Isso é quase tudo. Execute a simulação com uma extensão de 10 GHz e você verá o entalhe começar a aumentar em 8 GHz. A maioria dos engenheiros pula essa etapa de validação e se arrepende mais tarde, quando está depurando por que seu diagrama ocular parece terrível.

Efeito do diâmetro da broca

Aqui está um experimento útil: altere o parâmetro Via Diameter de 0,3 mm para 0,5 mm e execute novamente a simulação. Você deve observar várias coisas acontecendo:

• A frequência de ressonância do esboço muda um pouco mais para baixo. Um barril maior tem mais capacitância, o que reduz a frequência de ressonância.
• A perda de inserção do S21 em baixa frequência piora um pouco devido ao aumento da capacitância da almofada que carrega o traço.
• O S11 em DC a 1 GHz se degrada em 2—4 dB, pois a maior capacitância antipad cria uma maior incompatibilidade de impedância com o traço.

Isso confirma uma importante regra prática do SI: minimizar via diâmetro da broca para sinais de alta velocidade. Não se trata apenas de atingir as metas de proporção de aspecto para fabricação — trata-se de reduzir a capacitância via que diminui a impedância local. Para uma broca de 0,3 mm em 1,5 mm FR-4, a impedância de passagem é de aproximadamente 35—40 Ω. Isso já está 10—15 Ω abaixo da impedância do sistema de 50 Ω, criando uma descontinuidade a cada transição de via. Alguns projetos tentam compensar reduzindo o diâmetro da almofada para reduzir a capacitância, mas você deve ter cuidado para não violar as regras de folga de sua fábrica.

Quando fazer um back-drill

A perfuração traseira remove o talão por meio de um contra-mandrilamento do lado oposto da placa após o revestimento. Você fica com apenas um pequeno talão restante, normalmente 0,1—0,2 mm de folga de broca a camada. Isso aumenta o custo — espere algo entre 5 e 300 por painel, dependendo da fábrica e do tamanho do painel — mas a melhoria é dramática. O entalhe literalmente desaparece completamente da sua banda de sinal.

A regra geral é simples: se a ressonância do talão da calculadora de ressonância Via Stub cair dentro de 2 vezes a frequência do sinal de Nyquist, você precisará fazer um back-drill. Para NRZ de 10 Gbps com uma frequência Nyquist de 5 GHz, isso significa perfurar novamente qualquer talão que ressoe abaixo de 10 GHz. Para PAM4 de 25 Gbps, esse limite sobe para 25 GHz, o que significa que a perfuração traseira se torna quase obrigatória em projetos de backplane. Simplesmente não há como contornar isso.

Já vi muitos projetos em que alguém tentou economizar algumas centenas de dólares por painel pulando a perfuração traseira, apenas para descobrir, nos testes, que a integridade do sinal estava completamente comprometida. Em seguida, eles estão analisando uma nova rotação da placa completa, que custa muito mais do que apenas fazer a perfuração traseira corretamente na primeira vez.

O que fazer com os resultados

Depois que a simulação confirmar que você tem um problema de ressonância de esboço — e, sejamos honestos, você provavelmente tem se estiver executando sinais de vários gigabits em um backplane espesso — aqui estão suas opções em ordem de aumento de custo:

1. Redirecione para uma transição de camada mais rasa. Se o sinal puder sair na camada 2 em vez da camada 6, o esboço ficará muito mais curto e a ressonância aumentará em frequência. Isso é gratuito se você detectá-lo cedo o suficiente no layout, mas pode exigir a criação de um roteamento significativo se você se aprofundar no design.

1. Reduza o diâmetro da broca. Uma via menor fornece menor capacitância e aumenta a frequência de ressonância um pouco mais. A melhoria é modesta, mas às vezes é suficiente mover o entalhe para fora da banda de sinal. Verifique com sua fábrica qual é o tamanho mínimo confiável da furadeira — apertar um tamanho muito pequeno aumenta o risco de rendimento na fabricação.

1. Adicione um via-in-pad com perfuração traseira. Isso oferece o melhor resultado de SI, mas tem o maior custo. O Via-in-Pad também ajuda no desempenho térmico dos componentes de energia, então às vezes você pode justificá-lo em várias frentes.

1. Use vias cegas ou enterradas. Elas eliminam completamente o talo perfurando apenas a profundidade necessária. A integridade do sinal é excelente, mas a complexidade de fabricação aumenta significativamente. Você está procurando uma placa muito mais cara e com prazos de entrega potencialmente mais longos.

Execute a simulação FDTD em cada estágio para confirmar se a ressonância realmente saiu da banda antes de enviar o design para a fábrica. Uma hora de simulação agora é infinitamente mais barata do que descobrir o problema depois de construir 500 placas. Confie em mim dessa vez.

Use o FDTD S-Parameter Simulator para modelar sua geometria via diretamente no navegador e ver exatamente onde a ressonância do esboço cai.