Impedância PDN: domesticando ressonâncias com algoritmo genético

O problema: um trilho FPGA de 1,0 V que não fica quieto

Os FPGAs modernos são animais sedentos de poder. Estamos falando de 30 A ou mais de um trilho central de 1,0 V. O cálculo da impedância alvo é bastante simples:

Isso é 1,67 miliohms — e você precisa atingi-lo em uma faixa de frequência ridiculamente ampla. De menos de 100 kHz, onde o VRM ainda está fazendo seu trabalho, até 1 GHz, onde o desacoplamento do pacote finalmente entra em ação. Tudo no meio? Essa é a rede de distribuição de energia do seu PCB voando sozinha. E é exatamente aí que as ressonâncias adoram se esconder e causar problemas.

Digamos que você tenha uma placa de 100 mm × 120 mm. Padrão FR-4 com $\varepsilon_r = 4.3$ e $\tan\delta = 0.02$. Seus planos de potência e terra estão separados por míseros 0,1 mm — isso é cerca de 4 mils de dielétrico. Parece razoável, certo? Vamos conectar isso ao Analisador de Impedância PDN em rftools.io/tools/pdn-impedance e ver o que realmente acontece.

Ressonâncias de cavidades de pares de planos

Aqui está algo que a maioria dos guias de layout encobre: aqueles dois planos paralelos de cobre com um dielétrico fino entre eles? Eles formam uma cavidade ressonante. É basicamente um ressonador retangular de micro-ondas, muito, muito plano. As frequências ressonantes seguem a mesma física de qualquer outra cavidade:

As variáveis são diretas — $a$ e $b$ são as dimensões da placa, $m$ e $n$ são os índices de modo (números inteiros começando do zero) e $c$ é a velocidade da luz. Para nossa placa de 100 mm × 120 mm com a constante dielétrica do FR-4 de 4,3, você obtém ressonâncias em:

• Modo TM₁₀ a 723 MHz
• Modo TM₀₁ a 602 MHz
• Modo TM₁₁ a 941 MHz

Em cada uma dessas frequências, a impedância entre seus planos aumenta. Se algum desses picos ultrapassar a impedância alvo, o FPGA vê uma queda de tensão exatamente nessa frequência. Sua E/S de alta velocidade não gosta disso, e você começará a gerar EMI espúrio, o que deixará a empresa de testes da EMC muito infeliz.

O modelo da cavidade: a função de Novak Green

O analisador implementa a abordagem funcional de Green de Istvan Novak para modelar essa bagunça. A impedância entre dois pontos arbitrários no par de planos é dada por:

Aqui, $d$ é sua espessura dielétrica, $k_x = m\pi/a$ e $k_y = n\pi/b$ são os números de onda espacial, $k = \omega\sqrt{\mu_0 \varepsilon_0 \varepsilon_r}$ é a constante de propagação e $\delta_m$ é o fator de Neumann — é 1 quando $m=0$ e 2 caso contrário. O mesmo vale para $\delta_n$. O analisador avalia a soma em uma única porta, onde o CI puxa sua corrente ($x_1 = x_2$, $y_1 = y_2$), e dá um tamanho a essa porta: um quadrado definido pela entrada de tamanho da porta, 1 mm por padrão, sobre o qual cada cosseno é promediado. Com uma porta pontual, a soma nunca converge, porque a função de Green 2D é singular na fonte; o resultado dependeria então de onde a soma fosse truncada. Com uma porta finita, ela converge, e abaixo do primeiro modo o resultado não depende mais de até onde vai a varredura.

Por padrão, a ferramenta coloca a porta no ponto a um terço da placa, $(a/3, b/3)$, que nesta placa é (33,3 mm, 40 mm), e a escolha é deliberada. A tensão de cada modo varia como $\cos(m\pi x/a)\cos(n\pi y/b)$, então no centro todo modo com $m$ ímpar ou $n$ ímpar tem um nulo: TM₁₀, TM₀₁ e TM₁₁ desaparecem ali. Só os modos par-par, como TM₂₀, TM₀₂ e TM₂₂, têm máximo no centro, e nesta placa o primeiro deles, TM₀₂, fica em 1205 MHz, acima da varredura. Um canto, por outro lado, é um máximo de tensão de todos os modos. No ponto a um terço, $\cos(m\pi/3)$ nunca é zero, então nenhum modo tem um nulo ali: cada um se acopla com pelo menos 1/16 da intensidade que teria em um canto, e a ferramenta mostra o acoplamento ao lado de cada modo, aqui 0,25 para TM₀₁ e TM₁₀ e 0,063 para TM₁₁. Ainda assim, o padrão só substitui o seu layout: ajuste a posição X e Y da porta para onde o BGA realmente fica e verifique um ponto perto de um canto para o pior caso.

Por que um valor de capacitor não é suficiente

Cada MLCC tem uma frequência de ressonância em série em que sua impedância cai para apenas o ESR. Essa frequência é determinada pela própria indutância e capacitância do capacitor:

Pegue um capacitor típico de 100 nF 0402 com cerca de 400 pH de ESL. Ele ressoará em torno de 25 MHz. Abaixo dessa frequência, ele se comporta como um capacitor e ajuda a reduzir a impedância do PDN. Acima disso? Começa a parecer indutivo e, na verdade, piora as coisas.

Para cobrir toda a banda de 100 kHz a 1 GHz, você precisa de vários valores de capacitor trabalhando juntos. A biblioteca do analisador tem sete, cada um cuidando de uma faixa de frequência diferente:

A pergunta é: quantos de cada tipo? É aí que as coisas ficam interessantes, porque você está enfrentando um problema de otimização combinatória com um enorme espaço de solução.

A abordagem do algoritmo genético

O analisador usa um algoritmo genético para encontrar a combinação ideal. Cada solução candidata é representada como um vetor de sete números inteiros — um para cada tipo de capacitor — com a restrição de que o total não pode exceder 30 caps. Esse é um limite realista com base no espaço da placa que você realmente tem em torno de uma área típica de BGA.

A função de aptidão funciona assim: para cada solução candidata, a ferramenta calcula a impedância combinada de toda a PDN. Essa é a impedância da cavidade do par de planos em paralelo com todos os capacitores e o regulador. Em seguida, encontra a pior razão entre $|Z_{PDN}|$ e $Z_{target}$ na banda de desacoplamento, que vai do início da varredura até 80 % da primeira ressonância de cavidade: de 100 kHz a 482 MHz nesta placa, onde TM₀₁ fica em 602 MHz. O trabalho do GA é minimizar essa razão: com uma meta plana, o pior ponto em qualquer parte da banda define a queda de tensão. Os projetos a no máximo 0,1 dB da razão mais baixa contam como empatados, e entre eles a ferramenta escolhe o que mantém o restante da banda mais perto da meta onde o orçamento consegue alcançá-la, e mais perto do piso, a menor impedância que algum projeto dentro do orçamento atinge, onde não consegue. As frequências dessa banda em que nenhum projeto dentro do orçamento consegue atingir a meta são informadas como inalcançáveis, com seu piso, e contam contra o veredito.

Seleção usa a seleção de torneios com $k=4$. Você pega quatro indivíduos aleatórios da população e aquele que tiver a melhor aptidão (menor violação da impedância alvo) pode se reproduzir. Crossover é um cruzamento de dois pontos no vetor do gene. Quando você cria uma criança, há uma etapa de reparo da restrição: se a criança acabar com mais de 30 limites no total, o algoritmo reduz aleatoriamente a contagem de capacitores até que você volte ao limite. Mutação dá a cada gene a chance de ser ajustado até o $\pm 1$, seguida por outra rodada de restrição para manter as coisas legais. A semeadura e o refinamento completam o GA. Um décimo da primeira população é construído de forma gulosa, adicionando um capacitor por vez onde ele mais reduz o pior caso. Depois da última geração, os melhores projetos que a busca chegou a avaliar são refinados um movimento por vez (adicionar, remover ou trocar um capacitor), julgados pela mesma classificação em duas etapas com o pior caso real, que a ferramenta busca entre os pontos da grade em vez de lê-lo neles, até que nenhum movimento isolado melhore a classificação. É por isso que sementes aleatórias diferentes chegam ao mesmo projeto.

Executando o otimizador

Veja o que inserimos na ferramenta:

• Dimensões da placa: 100 mm × 120 mm, $\varepsilon_r = 4.3$, $\tan\delta = 0.02$
• Espaçamento entre planos: 0,1 mm
• Alimentação: trilho de 1,0 V, carga de 30 A, orçamento de ripple de 5%, portanto uma meta de 1,67 mΩ
• Características do VRM: resistência de saída (DCR) de 0,5 mΩ e a largura de banda de malha padrão de 100 kHz, das quais a ferramenta deriva 0,8 nH de indutância de saída; indutância da placa no padrão de 1 nH
• Porta: deixada em branco, então a ferramenta a coloca no ponto a um terço, (33,3 mm, 40 mm), com o tamanho de porta padrão de 1 mm
• Varredura de frequência: de 100 kHz a 1 GHz
• Orçamento de capacitores: no máximo 30 capacitores de desacoplamento

Executamos na faixa gratuita, onde o GA tem uma população de 200 indivíduos ao longo de 150 gerações (a faixa paga usa 400 ao longo de 400). Os resultados foram bastante esclarecedores.

Perfil de impedância

Vista a partir da porta padrão, a impedância do par de planos sem nenhum desacoplamento mostra um pico em cada uma das três ressonâncias de cavidade, exatamente o que a matemática previa, e outro muito maior perto de 54 MHz, onde o caminho de alimentação de 1,8 nH ressoa com os 4,6 nF dos planos. Adicione o conjunto otimizado de 30 capacitores e o veredito da ferramenta é direto: alvo não atingido em 100 kHz–482 MHz. O pior caso é 62,19 mΩ em 208 MHz, +31,42 dB acima da meta: uma anti-ressonância, em que as peças de 10 nF, indutivas acima da sua SRF de 85 MHz, ressoam com as peças de 1 nF e com os planos, ambos ainda capacitivos ali, os planos até a ressonância série deles, perto de 240 MHz. Acima de cerca de 140 kHz, o perfil fica acima da meta em toda a banda, com picos menores de 17 mΩ perto de 1 MHz, onde os capacitores de reserva ressoam com o caminho de alimentação, e de 39 mΩ perto de 18 MHz.

Em relação à placa sem desacoplamento, é uma grande melhora onde a placa era pior: os 47 Ω dela em 54 MHz caem para 13 mΩ, e o pior caso do projeto fica mais de 57 dB abaixo disso. Mas não é mais baixo em todo lugar. Em 208 MHz a placa sem desacoplamento marca 45 mΩ, e perto de 1 MHz 11,6 mΩ contra os 16,6 mΩ do projeto: acrescentar capacitância cria anti-ressonâncias além de removê-las. A ferramenta também diz por que a meta está fora de alcance: de 16 MHz até a borda da banda, exceto por duas janelas estreitas, ela marca a banda como inalcançável, porque nenhum projeto de 30 peças da sua biblioteca fica abaixo de 1,672 a 2,151 mΩ ali. Nenhuma combinação consegue atingir a meta nessas frequências. Esses pisos estão perto da meta, mas cada um é o melhor que 30 peças conseguem fazer em uma única frequência, isoladamente; um projeto precisa cobrir a banda toda de uma vez, e o melhor que a ferramenta encontra chega a 62,19 mΩ no pico. Os picos de ressonância acima da banda permanecem: nessas frequências os capacitores são indutivos, então o desacoplamento não pode removê-los. O que os controla é o amortecimento dos planos, capacitores posicionados onde a tensão de um modo é alta (não nos seus nulos) e o tratamento das bordas; o analisador concentra todos os capacitores na porta, então o posicionamento fica fora do que ele modela.

Mistura otimizada de capacitores

Depois de 150 gerações e do refinamento que se segue, o GA chegou a esta solução, e três sementes aleatórias diferentes retornam a mesma:

Veja essa distribuição. Vinte e sete das trinta peças são de 10 nF e 1 nF, os valores de menor ESL da biblioteca. Com uma meta plana, o pior ponto da banda define a queda de tensão, então o otimizador classifica os projetos primeiro por ele, e nesta placa esse ponto é a anti-ressonância acima de 200 MHz: segurá-la exige muitas peças de baixa ESL. A ponta de reserva recebe uma peça de 10 µF, uma de 1 µF e uma de 100 nF, nenhuma de 47 µF ou de 100 µF, e o restante da banda fica abaixo do pico. O veredito continua sendo de meta não atingida, e as faixas inalcançáveis dizem por quê: acima de 16 MHz, exceto por duas janelas estreitas, nenhuma combinação de 30 peças da biblioteca atinge a meta. O problema é o orçamento, não a combinação.

Comportamento de convergência do GA

A métrica de aptidão (a pior razão $|Z_{PDN}|/Z_{target}$ na grade de frequências, em toda a banda) começou em 37,46 na primeira geração, que já inclui as sementes gulosas. Na geração 4 tinha caído para 37,13 e não se moveu mais. Os 62,19 mΩ do veredito são 37,24 vezes a meta, um pouco mais, porque a ferramenta refina o pico entre os pontos da grade. Isso mostra que o GA encontrou sua resposta bem antes do limite de 150 gerações, e que essa resposta fica muito acima de 1. As alavancas são mais capacitores ou uma meta menos exigente.

Insights de design que realmente importam

1. O espaçamento entre planos é mais importante do que você pensa

Reduza o espaçamento do par de planos de 0,2 mm para 0,1 mm e você praticamente dobra a capacitância entre planos. Lembre-se: $C = \varepsilon_0 \varepsilon_r A / d$ — a capacitância é inversamente proporcional ao espaçamento. O que o espaçamento não faz é deslocar as ressonâncias da cavidade: $d$ não aparece em $f_{mn}$, que depende apenas das dimensões da placa e de $\varepsilon_r$. O espaçamento define a altura dos picos. Reduzir $d$ à metade reduz à metade a indutância de espalhamento dos planos e, com ela, a impedância do par de planos, picos incluídos; além disso, o dielétrico mais fino acrescenta perdas nos condutores, o que reduz o Q e amortece ainda mais os picos. Isso pode eliminar a necessidade de dois ou três capacitores de desacoplamento. Se o seu empilhamento suporta um espaçamento entre planos mais estreito, essa é provavelmente a melhoria de PDN mais barata que você pode fazer. A maioria dos engenheiros pula essa otimização e se arrepende depois, quando tenta encaixar mais capacitores.

2. ESL domina acima de 100 MHz

Acima da frequência de ressonância série, um capacitor deixa de se comportar como capacitor: ele parece indutivo. É a ESL, e não o valor da capacitância, que determina o que acontece em altas frequências. Por isso o otimizador gasta a maior parte do orçamento com as peças de menor ESL da sua biblioteca: 27 dos 30 capacitores acima são de 10 nF e 1 nF em 0402, com 350 e 300 pH, contra 600 a 1200 pH das peças de reserva em 0603 a 1206, e com 200 capacitores escolhe 129 de 10 nF e 57 de 1 nF. Essa diferença é tudo quando você tenta atingir uma meta de 1,67 mΩ em 400 MHz.

3. Não ignore a indutância do loop VRM

Seu módulo regulador de tensão tem indutância de saída — normalmente rotulada como $L_{VRM}$ nas folhas de dados. Isso cria um aumento de impedância em baixas frequências que nenhuma quantidade de capacitância em massa pode corrigir completamente. Se o $L_{VRM}$ for muito alto, você terá uma lacuna entre onde a largura de banda de controle do VRM termina e onde sua rede de desacoplamento começa a fazer um trabalho útil. O analisador modela isso como um RL em série saindo do VRM, com $L_{VRM} = R_{DC}/(2\pi f_{BW})$ derivada da DCR e da largura de banda da malha (0,8 nH neste trilho), mais uma indutância da placa em série para o caminho do regulador aos planos, uma entrada que vale 1 nH por padrão. Isso é mais importante do que a maioria das pessoas imagina.

4. A restrição de 30 limites é realmente realista

Com uma pegada BGA típica de 15 mm × 15 mm, cabem fisicamente talvez 30 a 40 capacitores de desacoplamento em um anel de 5 mm ao redor do encapsulamento. Mais do que isso, ou os capacitores se sobrepõem, ou ficam tão afastados que sua indutância anula sua eficácia. A restrição obriga o otimizador a fazer compromissos inteligentes em vez de resolver o problema na força bruta com centenas de capacitores. A ferramenta também diz quando uma meta está além do que a placa sozinha consegue. Execute este trilho de novo com 200 capacitores e ele ainda não passa, com pior caso de 7,3 mΩ em 232 MHz, e 186–214 MHz e 392–482 MHz continuam inalcançáveis. Com 1,67 mΩ, a parte alta da banda cabe à capacitância do encapsulamento e do die.

Comparando com uma solução escolhida a dedo

Há uma regra prática comum que manda usar dez capacitores de 100 nF, cinco de 10 µF e cinco de 1 µF. São 20 capacitores no total, e nenhum deles ressoa acima dos 25 MHz do de 100 nF. O analisador não avalia uma combinação fixa, mas limita qualquer combinação de 20: execute-o com um orçamento de 20 capacitores e ele marca de 10 MHz a 482 MHz como inalcançável, exceto por uma janela estreita na ressonância série dos planos, porque nenhuma combinação de 20 peças da sua biblioteca fica abaixo de 1,677 mΩ em ponto algum dessa faixa. Então a regra prática falha ali antes mesmo de você executá-la. Adicione cinco capacitores de 10 nF e a execução com 25 só leva o início dessa faixa para 13 MHz.

A solução do GA usa cinco dos sete valores de capacitor e distribui a contagem para segurar o pior ponto do perfil de impedância. Nenhuma regra prática se iguala a esse nível de consciência do domínio da frequência. É como a diferença entre misturar tinta a olho e usar um espectrofotômetro.

Notas práticas que você deve conhecer

A sensibilidade ao tamanho da placa importa. Placas maiores têm ressonâncias de cavidade em frequências mais baixas. No mesmo FR-4, uma placa-mãe de servidor de 200 mm × 250 mm tem seu modo mais baixo, TM₀₁ ao longo do lado de 250 mm, em 289 MHz — bem no meio da sua banda de desacoplamento, onde isso é um problema real. Placas menores, como 50 mm × 50 mm, levam essas ressonâncias para acima de 1 GHz, onde causam muito menos dor de cabeça. A constante dielétrica afeta tudo. Toda frequência de modo escala como $1/\sqrt{\varepsilon_r}$, e a capacitância dos planos é proporcional a $\varepsilon_r$. Laminados de baixa perda como Rogers RO4350B ($\varepsilon_r = 3.48$) e Megtron 6 (cerca de 3,4 a 3,7) têm $\varepsilon_r$ menor que o FR-4 (cerca de 4,2 a 4,6), então trocar para um deles eleva suas frequências de ressonância, em cerca de 11% indo de 4,3 para 3,48, e reduz a capacitância entre planos na mesma proporção. Para baixar os modos, as alavancas são um dielétrico de $\varepsilon_r$ maior, como os laminados finos de capacitância embutida feitos para pares de planos, ou planos maiores. Em qualquer caso, verifique onde os modos caem antes de trocar de material. O FR-4 com 4,3 é bastante intermediário, e é por isso que é tão popular. A tangente de perda fornece amortecimento. O $\tan\delta$ do FR-4 de cerca de 0,02 fornece um amortecimento modesto desses picos de ressonância. Mude para um laminado de baixa perda com $\tan\delta$ em torno de 0,002 e você verá picos de ressonância muito mais nítidos que são mais difíceis de suprimir com o desacoplamento. Às vezes, uma pequena perda é sua amiga.

Concluindo

O projeto de PDN é fundamentalmente um problema no domínio da frequência que abrange quatro décadas de largura de banda. Essas ressonâncias de cavidade do par de planos criam picos de impedância que as estratégias de desacoplamento escolhidas à mão quase sempre deixam passar. A abordagem por algoritmo genético encontra a melhor combinação de capacitores que consegue para a banda abaixo do primeiro modo de cavidade, respeitando restrições realistas sobre quantos capacitores você pode posicionar fisicamente, e quando nenhuma combinação com essa quantidade consegue atingir a meta, a ferramenta diz onde e por quanto, em vez de escondê-lo.

Você mesmo pode testar a ferramenta em rftools.io/tools/pdn-impedance. Conecte as dimensões da placa, os parâmetros de empilhamento e os requisitos de energia e deixe o otimizador descobrir a solução de desacoplamento. Provavelmente encontrará algo melhor do que qualquer regra prática que você planejava usar.

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