Impedância PDN: domesticando ressonâncias com algoritmo genético

O problema: um trilho FPGA de 1,0 V que não fica quieto

Os FPGAs modernos são animais sedentos de poder. Estamos falando de 30 A ou mais de um trilho central de 1,0 V. O cálculo da impedância alvo é bastante simples:

Isso é 1,67 miliohms — e você precisa atingi-lo em uma faixa de frequência ridiculamente ampla. De menos de 100 kHz, onde o VRM ainda está fazendo seu trabalho, até 1 GHz, onde o desacoplamento do pacote finalmente entra em ação. Tudo no meio? Essa é a rede de distribuição de energia do seu PCB voando sozinha. E é exatamente aí que as ressonâncias adoram se esconder e causar problemas.

Digamos que você tenha uma placa de 100 mm × 120 mm. Padrão FR-4 com$\varepsilon_r = 4.3$e$\tan\delta = 0.02$. Seus planos de potência e terra estão separados por míseros 0,1 mm — isso é cerca de 4 milhas de dielétrico. Parece razoável, certo? Vamos conectar isso ao Analisador de Impedância PDN em rftools.io/tools/pdn-impedance e ver o que realmente acontece.

Ressonâncias de cavidades de pares de planos

Aqui está algo que a maioria dos guias de layout ignora: aqueles dois planos paralelos de cobre com um dielétrico fino entre eles? Eles formam uma cavidade ressonante. É basicamente um ressonador retangular de micro-ondas, muito, muito plano. As frequências ressonantes seguem a mesma física de qualquer outra cavidade:

As variáveis são diretas —$a$e$b$são as dimensões da placa,$m$e$n$são os índices de modo (números inteiros começando do zero) e$c$é a velocidade da luz. Para nossa placa de 100 mm × 120 mm com a constante dielétrica do FR-4 de 4,3, você obtém ressonâncias em:

• ModoTM․ a 722 MHz
• ModoTM․ ․ a 602 MHz
• ModoTM․ a 940 MHz

Em cada uma dessas frequências, a impedância entre seus aviões aumenta. Se algum desses picos ultrapassar a impedância alvo, o FPGA vê uma queda de tensão exatamente nessa frequência. Sua E/S de alta velocidade não gosta disso, e você começará a gerar EMI espúrio, o que deixará a empresa de testes da EMC muito infeliz.

O modelo da cavidade: a função de Novak Green

O analisador implementa a abordagem funcional de Green de Istvan Novak para modelar essa bagunça. A impedância entre dois pontos arbitrários no par de planos é dada por:

Aqui,$d$é sua espessura dielétrica,$k_x = m\pi/a$e$k_y = n\pi/b$são os números de onda espacial,$k = \omega\sqrt{\mu_0 \varepsilon_0 \varepsilon_r}$é a constante de propagação e$\delta_m$é o fator de Neumann — é 1 quando$m=0$e 2 caso contrário. O mesmo negócio para$\delta_n$.

A ferramenta coloca o ponto da sonda no centro da placa. Esse é o pior caso para modos ímpares e bastante representativo de onde você realmente colocaria um BGA.

Por que um valor de capacitor não é suficiente

Cada MLCC tem uma frequência de ressonância em série em que sua impedância cai para apenas o ESR. Essa frequência é determinada pela própria indutância e capacitância do capacitor:

Pegue um capacitor típico de 100 nF 0402 com cerca de 400 pH de ESL. Ele ressoará em torno de 25 MHz. Abaixo dessa frequência, ele se comporta como um capacitor e ajuda a reduzir a impedância do PDN. Acima disso? Começa a parecer indutivo e, na verdade, piora as coisas.

Para cobrir toda a banda de 100 kHz a 1 GHz, você precisa de vários valores de capacitor trabalhando juntos. Cada um lida com uma fatia de frequência diferente:

A pergunta é: quantos de cada tipo? É aí que as coisas ficam interessantes, porque você está enfrentando um problema de otimização combinatória com um enorme espaço de solução.

A abordagem do algoritmo genético

O analisador usa um algoritmo genético para encontrar a combinação ideal. Cada solução candidata é representada como um vetor de sete números inteiros — um para cada tipo de capacitor — com a restrição de que o total não pode exceder 30 caps. Esse é um limite realista com base no espaço da placa que você realmente tem em torno de uma área típica de BGA.

A função de aptidão funciona assim: para cada solução candidata, a ferramenta calcula a impedância combinada de todo o PDN. Essa é a impedância da cavidade do par plano em paralelo com todos os capacitores (também em paralelo). Em seguida, ele encontra a razão do pior caso de$|Z_{PDN}|$a$Z_{target}$em toda a faixa de frequência. O trabalho do GA é minimizar essa proporção.

Seleção usa a seleção de torneios com$k=4$. Você pega quatro indivíduos aleatórios da população e aquele que tiver a melhor aptidão (menor violação da impedância alvo) pode se reproduzir. Crossover é um cruzamento de dois pontos no vetor do gene. Quando você cria uma criança, há uma etapa de reparo da restrição: se a criança acabar com mais de 30 limites no total, o algoritmo reduz aleatoriamente a contagem de capacitores até que você volte ao limite. Mutação dá a cada gene a chance de ser ajustado até o$\pm 1$, seguida por outra rodada de restrição para manter as coisas legais.

Executando o otimizador

Veja o que inserimos na ferramenta:

• Dimensões da placa: 100 mm × 120 mm,$\varepsilon_r = 4.3$,$\tan\delta = 0.02$- Espaçamento entre planos: 0,1 mm
• Fonte de alimentação: Trilho de 1,0 V, carga de 30 A, 5% de orçamento de ondulação
• Características VRM: Resistência de saída de 0,5 mΩ, indutância de loop de 100 nH
• Varredura de frequência: 100 kHz a 1 GHz
• Orçamento do capacitor: Máximo de 30 tampas de desacoplamento

Administramos o GA com uma população de 400 indivíduos ao longo de 400 gerações. Os resultados foram muito esclarecedores.

Perfil de impedância

A impedância do par de planos simples sem qualquer desacoplamento mostra picos enormes na ressonância de cada cavidade — exatamente o que a matemática previu. Adicione o conjunto otimizado de 30 capacitores e esses picos serão reduzidos abaixo da meta de 1,67 mΩ em toda a faixa de frequência. A pior violação acabou sendo de -0,5 dB abaixo da meta, o que significa que, na verdade, temos alguma margem com a qual trabalhar.

Mistura otimizada de capacitores

Depois de 400 gerações, o GA optou por esta solução:

Veja essa distribuição. A alocação mais pesada — oito limites — vai para 100 nF. Essa é a sua frequência de banda média. Cada um dos valores de 10 nF e 1 µF obtém cinco ou seis para cobrir as zonas de transição onde, de outra forma, a impedância atingiria o pico. Os valores extremos em ambas as extremidades (100 µF e 100 pF) precisam apenas de dois cada. Apenas o suficiente para ancorar a banda de frequência sem desperdiçar espaço precioso na placa.

Comportamento de convergência do GA

A métrica de aptidão (pior caso, proporção de$|Z_{PDN}|/Z_{target}$) começou em torno de 2,5 na primeira geração. Na geração 150, caiu para cerca de 0,85 e praticamente permaneceu lá. Isso indica que o GA encontrou uma solução quase ideal muito antes de atingir o limite de 400 gerações. Você provavelmente conseguiria executar apenas 200 gerações para uma placa desse tamanho e economizar algum tempo de computação.

Insights de design que realmente importam

1. O espaçamento entre planos é mais importante do que você pensa

Corte o espaçamento entre pares de planos de 0,2 mm para 0,1 mm e você praticamente dobra a capacitância interplana. Lembre-se,$C = \varepsilon_0 \varepsilon_r A / d$— a capacitância é inversamente proporcional ao espaçamento. Isso muda onde as ressonâncias da cavidade ocorrem e pode eliminar a necessidade de duas ou três tampas de desacoplamento. Se sua pilha pode lidar com um espaçamento plano mais estreito, essa é provavelmente a melhoria de PDN mais barata que você pode fazer. A maioria dos engenheiros ignora essa otimização e se arrepende mais tarde, quando está tentando colocar mais limites.

2. ESL domina acima de 100 MHz

Quando você está acima da frequência ressonante em série, um capacitor para de agir como um capacitor. Parece indutivo. O ESL — não o valor da capacitância — determina o que acontece em altas frequências. É por isso que o otimizador prefere fortemente pacotes 0201 para qualquer coisa acima de 100 MHz. Eles têm 200-300 pH de ESL em comparação com 400-800 pH para pacotes 0402 ou 0603. Essa diferença é tudo quando você está tentando atingir uma meta de 1,67 mΩ a 500 MHz.

3. Não ignore a indutância do loop VRM

Seu módulo regulador de tensão tem indutância de saída — normalmente rotulada como$L_{VRM}$nas folhas de dados. Isso cria um aumento de impedância em baixas frequências que nenhuma quantidade de capacitância em massa pode corrigir completamente. Se o$L_{VRM}$for muito alto, você terá uma lacuna entre onde a largura de banda de controle do VRM termina e onde sua rede de desacoplamento começa a fazer um trabalho útil. O analisador modela isso como uma série RL proveniente do VRM, e isso é mais importante do que a maioria das pessoas imagina.

4. A restrição de 30 limites é realmente realista

Com uma pegada BGA típica de 15 mm × 15 mm, você pode encaixar fisicamente talvez 30 a 40 tampas de desacoplamento em um halo de 5 mm ao redor da embalagem. Mais do que isso, você está sobrepondo as tampas ou empurrando-as tão longe que sua indutância prejudica sua eficácia. A restrição força o otimizador a fazer compensações inteligentes em vez de apenas forçar o problema com centenas de capacitores.

Comparando com uma solução escolhida a dedo

Existe uma regra comum que diz usar dez tampas de 100 nF, cinco tampas de 10 µF e cinco tampas de 1 µF. São 20 capacitores no total. Passe isso pelo analisador e você verá que ele se desfaz completamente acima de 200 MHz porque não há cobertura de alta frequência. Adicione cinco limites de 10 nF e você fixa a faixa de 200-500 MHz, mas a região de 500 MHz a 1 GHz ainda tem picos de ressonância acima da impedância alvo.

A solução do GA usa todos os sete valores do capacitor e aloca a contagem com base em onde o perfil de impedância realmente precisa de ajuda. Nenhuma regra prática pode corresponder a esse nível de percepção no domínio da frequência. É como a diferença entre misturar tinta a olho nu e usar um espectrofotômetro.

Notas práticas que você deve conhecer

A sensibilidade do tamanho da placa é importante. Placas maiores têm ressonâncias cavitárias de baixa frequência. Uma placa-mãe de servidor de 200 mm × 250 mm pode ver seu modo TM₄ a 290 MHz — bem no meio da banda de desacoplamento, onde isso é um problema real. Placas menores, como 50 mm × 50 mm, elevam essas ressonâncias acima de 1 GHz, onde causam muito menos dor de cabeça. A constante dielétrica afeta tudo. Laminados altos, como Rogers ou Megtron, diminuem suas frequências ressonantes. Isso geralmente é benéfico porque você obtém mais capacitância interplana, mas pode surpreendê-lo se as ressonâncias mudarem repentinamente para a largura de banda do sinal. O FR-4 em 4.3 é bastante intermediário, e é por isso que é tão popular. A tangente de perda fornece amortecimento. O$\tan\delta$do FR-4 de cerca de 0,02 fornece um amortecimento modesto desses picos de ressonância. Mude para um laminado de baixa perda com$\tan\delta$em torno de 0,002 e você verá picos de ressonância muito mais nítidos que são mais difíceis de suprimir com o desacoplamento. Às vezes, uma pequena perda é sua amiga.

Concluindo

O design do PDN é fundamentalmente um problema no domínio da frequência que abrange quatro décadas de largura de banda. Essas ressonâncias de cavidades de pares de planos criam picos de impedância que as estratégias de desacoplamento colocadas à mão quase sempre perdem. A abordagem do algoritmo genético encontra uma combinação de capacitores que realmente cobre toda a banda de frequência, respeitando as restrições realistas sobre quantos limites você pode colocar fisicamente.

Você mesmo pode testar a ferramenta em rftools.io/tools/pdn-impedance. Conecte as dimensões da placa, os parâmetros de empilhamento e os requisitos de energia e deixe o otimizador descobrir a solução de desacoplamento. Provavelmente encontrará algo melhor do que qualquer regra prática que você planejava usar.

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