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PCB

Calculadora de impedância do plano de potência PCB

Calcule a impedância de espalhamento do plano de potência do PCB, a capacitância do plano, a indutância e a frequência autorressonante para o projeto de PDN (rede de fornecimento de energia).

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Fórmula

C=εrε0Ad,fres=12πLCC = \frac{\varepsilon_r \varepsilon_0 A}{d},\quad f_{res} = \frac{1}{2\pi\sqrt{LC}}

Referência: IPC-2141A / Larry Smith PDN analysis techniques

εr— Constante dielétrica
A— Área plana (m²)
d— Espessura dielétrica (m)
f_res— Frequência autorressonante (Hz)

Como Funciona

A calculadora de impedância Power Plane calcula a impedância característica e a frequência autorressonante para redes de distribuição de energia de PCB - essenciais para atingir a impedância alvo abaixo de 100 mohm em DC a 500 MHz em designs digitais de alta velocidade. Os engenheiros da PDN usam isso para garantir que o ruído de fornecimento permaneça abaixo das especificações do IC (normalmente 5% do Vdd) durante as demandas de corrente transitória de alta frequência.

De acordo com o “High-Speed Digital System Design” de Larry Smith e a “Power Integrity” de Steve Sandler, capacitância do plano de potência C = epsilon_0 x epsilon_r x A/ d, onde A é a área plana e d é a espessura dielétrica. Um plano de 100 cm2 com FR4 (Er = 4,3) e dielétrico de 0,1 mm tem C = 3,8 nF — fornecendo baixa impedância em altas frequências, onde capacitores discretos se tornam indutivos.

Indutância plana L = mu_0 x d/A x spreading_factor, criando frequência autorressonante F_srf = 1/(2 x pi x sqrt (L x C)). Placas típicas de 4 camadas ressoam a 100-500 MHz. Abaixo do SRF, a impedância é capacitiva (diminuindo com a frequência); acima do SRF, a impedância é indutiva (aumentando com a frequência). De acordo com Smith, a impedância PDN alvo requer o controle dessa ressonância.

De acordo com as diretrizes de PDN do IPC-2152, impedância alvo z_Target = DeltaV/DeltaI. Para um FPGA de 1V que permite ruído de 50mV com transiente de 2A: Z_target = 0,05/2 = 25 mohm de DC a 500 MHz. Conseguir isso requer capacitância plana distribuída e posicionamento estratégico do capacitor de desacoplamento para preencher lacunas de impedância em diferentes bandas de frequência.

Exemplo Resolvido

Problema: Calcule a capacitância do plano de potência, a indutância e o SRF para uma placa de 4 camadas com par de plano de potência e terra de 80x60 mm (4800 mm2), dielétrico FR4 de 0,1 mm (Er = 4,3).

Solução por Smith:

  1. Capacitância plana: C = 8,854e-12 x 4,3 x 4800e-6/0,1e-3 = 1,83 nF
  2. Indutância plana: L = 4 x pi x 1e-7 x 0,1e-3/(4800e-6) = 26,2 pH
  3. SRF: f_SRF = 1/(2 x pi x sqrt (26,2e-12 x 1,83e-9)) = 726 MHz
  4. Impedância característica: Z0 = sqrt (L/C) = sqrt (26,2e-12/1,83e-9) = 3,8 mohm
  5. Verifique a impedância alvo em 500 MHz: X_C = 1/ (2 x pi x 500e6 x 1,83e-9) = 174 mohm
Análise: O plano sozinho fornece 174 mohm a 500 MHz — acima da meta típica de 25 mohm. Requer capacitores de desacoplamento (100 nF, 10 nF) para atingir a meta. Abaixo do SRF (726 MHz), a capacitância plana ajuda; acima do SRF, a indutância plana domina.

Dicas Práticas

  • ✓Use dielétrico fino (<0,1 mm) entre os planos de alimentação terrestre — de acordo com Smith, reduzir o dielétrico pela metade dobra a capacitância e reduz pela metade a indutância, reduzindo a impedância em 4x. As placas HDI com núcleos de 50um atingem uma impedância plana de <10 mohm.
  • ✓Minimize as divisões planas — de acordo com Sandler, as divisões aumentam a indutância e interrompem as correntes de retorno, criando picos de impedância em limites divididos. Use planos contínuos sempre que possível; se forem necessárias divisões, adicione por meio de costura.
  • ✓Coloque capacitores de desacoplamento em frequências antirressonância planas — de acordo com Smith, identifique os picos de impedância da simulação ou medição e, em seguida, adicione capacitores com SRF nessas frequências para nivelar a resposta.

Erros Comuns

  • ✗Ignorando a indutância plana no projeto PDN — de acordo com Smith, a indutância plana cria anti-ressonâncias com capacitores de desacoplamento em frequências específicas, aumentando potencialmente a impedância de 10 a 100x nessas frequências. Use a simulação PDN para identificar e amortecer as ressonâncias.
  • ✗Usando a suposição de impedância plana uniforme — de acordo com Sandler, a impedância varia em toda a área do plano; as bordas têm impedância 2-3 vezes maior do que o centro devido à resistência de espalhamento. Coloque ICs de alta transição perto do centro do plano, não nas bordas.
  • ✗Confiando apenas na capacitância plana — a capacitância plana de 1,8 nF fornece apenas 170 mohm a 500 MHz. De acordo com o IPC-2152, projetos típicos precisam de impedância 10 vezes menor, exigindo capacitores de desacoplamento paralelo.

Perguntas Frequentes

Quatro parâmetros por Smith: (1) Área plana — área maior aumenta a capacitância, diminui a indutância; (2) Espessura dielétrica — mais fina é melhor para C e L; (3) Constante dielétrica Er — maior Er aumenta a capacitância; (4) Perdas de cobre — tornam-se significativas acima de 1 GHz. Um plano de 100 cm2 com 0,1 mm FR4 tem aproximadamente 2 nF de capacitância; com dielétrico de 0,05 mm, 4 nF.
De acordo com Sandler: Z_target = ruído_permitido/max_transient_current. Para processadores modernos (núcleo de 1V, 3% de ruído = 30mV, transientes de 5A): z_target = 30mV/5A = 6 mohm de DC a 500 MHz. Os FPGAs normalmente requerem 10-25 mohm. MCUs simples com bordas mais lentas (> 5ns) podem tolerar 50-100 mohm de acordo com as diretrizes JEDEC.
A ressonância plana ocorre em F_srf, onde as reatâncias capacitiva e indutiva são iguais. Na ressonância, a impedância é igual à ESR do plano (normalmente <10 mohm). No entanto, as anti-ressonâncias entre capacitores planos e de desacoplamento podem criar picos de impedância 10 a 100 vezes maiores que o alvo. De acordo com Smith, esses picos causam ruído de fornecimento em frequências específicas que podem falhar nas especificações do IC.
De acordo com o IPC-2152: (1) Adicione capacitores de desacoplamento com SRF próximo a 100 MHz (MLCCs de 10-100 nF); (2) Use vários capacitores paralelos para reduzir o ESL efetivo; (3) Coloque os capacitores próximos aos ICs (<3 mm) para minimizar a indutância de traço; (4) Use pares de planos de alimentação e terra com dielétrico fino. Um único capacitor de 100 nF fornece 16 mohm a 100 MHz; quatro em paralelo fornecem 4 mohm.
Sim — de acordo com Sandler, planos retangulares têm maior indutância nas bordas do que planos quadrados de igual área. Planos irregulares ou em forma de L criam descontinuidades de impedância nas curvas. A resistência ao espalhamento aumenta a impedância para cargas descentralizadas em 2 a 3 vezes. Use planos retangulares ou quadrados; coloque os ICs de alta corrente próximos ao centro geométrico para obter uma impedância mínima.

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