ビア抵抗はゼロではない:パワーレールのビアサイズ

断面は環状です

0.3 mm の穴を開け、その壁に 25 µm の銅をメッキします。銅は穴を埋めるのではなく、表面を張ります。導電断面は薄い壁の環状です。

その方法として、0.0216 mm². もし0.3mmの頑丈な銅プラグを想定していたら、0.0707 mm² —を3倍以上計算することになり、電流容量の推定値は危険な方向では正しくありません。

25 °C で 1.6 mm のボードを通して、その環によって 1.30 mΩ.が得られます。

それが重要なところ

1Aのとき、1.30 mΩ では1.30mVのドロップと1.30ミリワットの損失が発生します。誰も気にしません。

シングルビアで20Aの場合、26mV、521mWです。今、あなたは両方を気にかけているのです。熱を逃がすためのラミネートと接続銅だけが使われた、直径3分の1ミリの構造で0.5ワットの電力が、サーマルカメラで見つかるホットスポットです。

1Aのケースでモデル化された温度上昇は、ビア熱抵抗が約192°C/Wであるのに対し、4分の1度です。この熱抵抗はスケールが悪い数値です。形状によって固定されているため、$I^2$ が急速に上昇するにつれて放熱量が増加します。

パラレル・ビアは分割しますが、これがテクニックの要点です

抵抗は $N$ で割ります。1.6 mm 基板に 0.3 mm ビアを 8 本並列に接続すると、0.163 mΩ が得られます。これは、数ミリメートルの幅のトレースに匹敵し、ほとんどの鉄道予算に対しては無視できる値です。

ほとんどの電力設計者が採用している実用的なルールは、連続電流のアンペアあたりだいたい1つの標準ビアです。これにより、温度上昇が数度未満に抑えられ、電流が均等に分配されないという事実に余裕が生まれます。そうではありません。流入電流に最も近いビアが、そのシェアを上回り、8本の集まったビアは8本の同一の抵抗を並列に接続したようには動作しません。算術演算で必要な数よりも 20 ～ 30% 多いビアを追加しても、保険料は安くなります。

温度によって状況は悪化し、さらに悪化します

銅抵抗率は1℃あたり 0.393% 上昇しますが、85℃ではビアは20℃よりも抵抗が 26% 高くなります。

これは正の帰還経路です。電流がビアを加熱し、高温のビアほど抵抗が大きくなり、抵抗が大きいほど消費電力も大きくなります。この回路は周囲の銅への伝導によって制限されますが、これはワーストケースの計算を 25 °C ではなく、周囲温度と自己発熱を加えた最悪条件で実行する必要があることを意味します。

内部が 70 °C で動作するエンクロージャ内の電源経路の場合、室温でビア抵抗を計算すると、約 20% 低くなります。

実際に役立つことは何か

ビアが多いほど大きいビアは厚いメッキに勝ります。 面積は $t(D - t)$ なので、25 µmのめっきでは直径の項が支配的になります。0.3 mmから0.4 mmにすると銅が 36% 増え、25 µmから35 µmにするとメッキが 35% 増えます。これと同等ですが、めっきの厚さはファブ全体のプロセスパラメータであり、ネットごとに制御することはできませんが、ドリルのサイズはあなたのものです。 公称値ではなく、最小限のメッキを施した設計です。 IPC-6012クラス2では、平均20µm、最小値は18 µmと規定されています。ワーストケースの抵抗値は最小値を使用します。 パッドの内側またはすぐ隣にビアを配置します。 パッドと離れたビアステッチの間のトレースは、通常、ビア自体よりも抵抗が高くなります。1オンスの銅に0.25 mmのトレースを10 mm走らせると、ビアの約20 mΩ, になります。 極端な場合のための銅充填ビア 充填により環状断面がソリッドになり、大きなメリットが得られますが、コストが大幅に増加します。1ビアあたり約10Aを上回り、それ以下になることはめったにありません。

周波数に関する注意事項

上記はすべてDCです。MHzのパワーインテグリティでは、ビア抵抗よりもビアインダクタンスの方が重要です。ビアは約0.5～1nHです。100MHzでは、1nHはDC抵抗の1.3 mΩ に対して628 mΩ のリアクタンスになります。

パラレル・ビアはどちらにも役立ち、便利です。しかし、問題が DC 降下ではなく、広帯域にわたるPDN インピーダンスのターゲットである場合は、インダクタンスに対するビア数のサイズを決定すれば、DC 抵抗が自動的に調整されます。

ビア電圧降下計算ツールは、シングルビアとパラレルアレイの環状断面、温度補償された抵抗、降下、損失、損失、および推定上昇を計算します。