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PCBビア計算ツール

インピーダンス、キャパシタンス、インダクタンス、および電流容量を使用してPCBを計算します。スルーホールビアとブラインドビアのアスペクト比と DFM 警告が表示されます。無料で即時に結果が得られます。

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公式

Cvia≈0.0554 εr T DDa−D pF,Zvia≈60εrln⁡Dad,Lvia≈0.2h(ln⁡4hd+0.5) nHC_{via} \approx \frac{0.0554\,\varepsilon_r\,T\,D}{D_a-D}\ \text{pF},\quad Z_{via} \approx \frac{60}{\sqrt{\varepsilon_r}}\ln\frac{D_a}{d},\quad L_{via} \approx 0.2h\left(\ln\frac{4h}{d}+0.5\right)\ \text{nH}

参考: IPC-2141A; IPC-2221B; Howard Johnson "High-Speed Signal Propagation"

T— ボードの厚さ (mm)
d— ビアドリル径 (mm)
D— パッド直径 (mm)
D_a— アンチパッド (平面クリアランス) 直径 (mm)
εᵣ— 誘電率
h— ビアの高さ (= ボードの厚さ) (mm)

仕組み

メッキ加工されたスルーホールビアは、電気的には同軸線の短い断面です。メッキバレルが内部導体で、貫通するすべての平面に切り込まれたクリアランス（アンチパッド）が外部導体です。この識別によって形状が扱いやすくなり、どの寸法がどの結果を左右するのかがわかります。

インピーダンスは同軸の形状に直接従います。Z=60εrln⁡DadZ = \frac{60}{\sqrt{\varepsilon_r}} \ln\frac{D_a}{d} です。ここで、DaD_a はアンチパッドの直径、dd はドリルの直径です。パッドは表示されません。FR-4の1.0mmアンチパッドに0.3 mmのドリルを使用すると、35.2 Ω 、50 Ω のラインをはるかに下回ります。そのため、管理されていないビアは容量性不連続と見なされます。

キャパシタンスは、パッドがアンチパッドエッジに作用する状態です。IPC-2141Aでは、mm単位の寸法で C=0.0554 εr T DDa−DC = \frac{0.0554\,\varepsilon_r\,T\,D}{D_a - D} pFが得られます。ここで、DD はパッドの直径です。両方のプレートが表示され、その間のギャップが分母になるため、平面クリアランスが主流になります。0.6 mmのパッドでアンチパッドを0.8 mmから1.4mmに広げると、静電容量が3分の1に減少します。ドリルはプレートではないので、この表現にはまったく入りません。

インダクタンスは短い円形の導体としてバレルから戻り経路を通って出ます。L=0.2h(ln⁡4hd+0.5)L = 0.2h\left(\ln\frac{4h}{d} + 0.5\right) nH、mm単位は hh、dd です。ビアは長さとともに増加し、直径に対しては対数的にしか増加しないため、ビアを短くする方が、バックドリルの理由である太くするよりもはるかに効果的です。

電流容量はメッキ環に作用します。銅はドリル穴の壁に堆積するため、半径 d/2−td/2 - t から d/2d/2 までの範囲でリングを占め、A=πt(d−t)A = \pi t (d - t) になります。これは、穴が示す断面よりもはるかに小さいものです。25 µmのメッキを施した0.3 mmのビアには、0.0216 mm² の銅しか含まれていません。これは、同じ直径のソリッドプラグの3分の1未満です。

ここでいう ZZ は、伝送線路断面としてのビアの特性インピーダンスであることに注意してください。これは、ビアが通過エッジをどれだけ劣化させるかという問題ではありません。そのために重要なのは、ビアステップ応答計算ツールが処理する、マッチングしたセクションが寄与したはずのリアクタンスに対する過剰リアクタンスです。

計算例

付属品: 0.3 mm ドリル、0.6 mm パッド、1.0 mm アンチパッド、1.6 mm FR-4 ボード (εr=4.2\varepsilon_r = 4.2)、25 µm バレルメッキ ステップ 1: 同軸インピーダンス εr=4.2=2.0493902\sqrt{\varepsilon_r} = \sqrt{4.2} = 2.0493902、つまり 60εr=29.277002\frac{60}{\sqrt{\varepsilon_r}} = 29.277002 Dad=1.00.3=3.3333333\frac{D_a}{d} = \frac{1.0}{0.3} = 3.3333333、および ln⁡(3.3333333)=1.2039728\ln(3.3333333) = 1.2039728 Z=29.277002×1.2039728=35.2487Z = 29.277002 \times 1.2039728 = 35.2487 Ω

パッドの直径は何の役にも立たず、バレルとプレーンのクリアランスのみが同軸ペアを形成します。

ステップ 2: パッドとアンチパッド間のキャパシタンス (IPC-2141A) 0.0554×4.2=0.2326800.0554 \times 4.2 = 0.232680 ×1.6=0.372288\times 1.6 = 0.372288 ×0.6=0.2233728\times 0.6 = 0.2233728 C=0.22337281.0−0.6=0.558432C = \frac{0.2233728}{1.0 - 0.6} = 0.558432 pF ステップ 3: バレル・インダクタンス 4hd=4×1.60.3=21.333333\frac{4h}{d} = \frac{4 \times 1.6}{0.3} = 21.333333、および ln⁡(21.333333)=3.0602708\ln(21.333333) = 3.0602708 L=0.2×1.6×(3.0602708+0.5)=0.32×3.5602708=1.1392867L = 0.2 \times 1.6 \times (3.0602708 + 0.5) = 0.32 \times 3.5602708 = 1.1392867 nH ステップ 4: アスペクト比 Td=1.60.3=5.33\frac{T}{d} = \frac{1.6}{0.3} = 5.33 — 10:1 の制限がある標準製造ハンドルの内側で快適に装着できます。 ステップ 5: 現在の容量 t=25t = 25 µm =0.025= 0.025 mm、だから A=π×0.025×(0.3−0.025)=0.02159845A = \pi \times 0.025 \times (0.3 - 0.025) = 0.02159845 mm² =33.478= 33.478 mil² I=0.048×100.44×33.4780.725=0.048×2.7542287×12.748159=1.6853I = 0.048 \times 10^{0.44} \times 33.478^{0.725} = 0.048 \times 2.7542287 \times 12.748159 = 1.6853 A ステップ 6:50 Ω 行にとっての意味 L/C=45.17\sqrt{L/C} = 45.17 Ω, 以下50 Ω, なので、ビアは容量性です。マッチングしたセクションでの超過分は C−L/Z02=0.5584−0.4557=0.1027C - L/Z_0^2 = 0.5584 - 0.4557 = 0.1027 pFで、実際には未処理の静電容量の約5分の1しか不連続ではありません。 結果: 35.2 Ω, 0.558 pF、1.139 nH、アスペクト比 5.33:1、10°Cの上昇で1.69A。

実践的なヒント

  • ✓BGAブレークアウトには、キャップメッキ付きのビアインパッドを使用してください。IPC-7095の推奨に従い、トレーススタブを排除し、寄生インダクタンスを30％削減します。
  • ✓信号ビアの lambda/20 (10 GHz で 2 mm) の信号ビア内にグランドビアを追加すると、低インダクタンスのリターンパスが得られ、ビアインダクタンスが Johnson/Graham 氏によれば 40 ～ 60% 減少します。
  • ✓RF/マイクロ波（6GHz以上）の場合：バックドリルを信号層から0.1mm以内に指定すると、スタブ共振が除去され、ビアあたり3〜6dBの挿入損失が改善されます。

よくある間違い

  • ✗パッドとアンチパッドを混同します。パッドはビア上の銅リングで、アンチパッドは平面上のクリアランスカットです。インピーダンスはアンチパッドに依存し、パッドにはまったく依存しません。静電容量は両方に依存します。インピーダンスを入れ替えるとインピーダンスが過小評価され、キャパシタンスは実際にインピーダンスを制御している一次元の影響を受けなくなります。
  • ✗バレルが純銅であると仮定すると、ドリル穴の壁にはメッキが施されているため、導電断面は環状部 pi*t*(d-t) になります。25 マイクロメートルのメッキを施した 0.3 mm のビアには、同じ直径のソリッドプラグの 3 分の 1 未満の 0.0216 平方ミリメートルの銅が含まれています。
  • ✗ビア特性インピーダンスを信号劣化の量として読み取ると、つまりCに対するLの平方根がラインインピーダンスとすでに等しいビアは、電気的に見えません。エッジを劣化させるのは、生のLとCではなく、マッチングしたセクションでの過剰なリアクタンスです。
  • ✗アンチパッドを縮小して平面銅を再利用すると、クリアランスの逆数に比例して静電容量が増加するため、0.6 mmパッドで1.0 mmのアンチパッドを0.8 mmに閉じると、ビア容量が2倍になります
  • ✗バックドリルで穴を開けたビアのバレルの長さとして基板の厚みを使用した場合、バックドリルをしても信号は残りの長さのみを通過し、全体の厚みではインダクタンスとキャパシタンスの両方が過大評価されます。

よくある質問

インピーダンスはln（アンチパッド/ドリル）に追従するので、アンチパッドを大きくしたり、ドリルを小さくしたりするとインピーダンスが上がります。FR-4に0.25mmのドリルを使用する場合、0.5mmのアンチパッドは20.3オーム、0.7mmのアンチパッドは30.1オームになります。これらの値がどれほど低いかに注意してください。50 オームに達するには、アンチパッドとドリルの比率が約 5.5 になるか、そのドリルに 1.38 mm のアンチパッドが必要です。通常のビアはラインインピーダンスのかなり下にあります。これが容量性ビアと読まれる理由です。
ビアの不連続は信号反射の原因となります。IEEE 802.3イーサネット仕様では、10GBASE-Tの最大ビア反射係数は 5% です。50 オームのトレースに 60 オームのビアがあると 9% の反射が発生し、仕様を満たしていません。25 Gbps (100GBASE-CR4) では、ビア容量が0.3 pFを超えると、2 dB の挿入損失が発生するため、HDI マイクロビアが必要になります。
持ち上げるには、アンチパッドを開くか、ドリルを縮めます。下げるには、逆の操作を行います。実際の限界は、大きなアンチパッドはプレーン銅を消費してリターン経路を枯渇させる可能性があるのに対し、小さなアンチパッドはクリアランスに穴を開ける危険性があるということです。ほとんどの設計では、形状だけで50Ωに達しようとするのではなく、ラインインピーダンスをはるかに下回るビアを選び、その結果生じる余剰静電容量を、機能しないパッドを取り外してバックドリルで対処します。
インピーダンスは誘電率の平方根を1乗した値になるため、同じ形状の場合、ロジャースRO4350B（3.48）はFR-4（4.2）よりも約10パーセント高く、PTFE（2.2）は約38パーセント高くなります。静電容量は誘電率に直接比例するため、低Er積層板は同じ割合で静電容量をカットします。これは、両方の理由から同時に高速処理に役立ちます。
準静的式は、ビア長がラムダ/10未満の周波数まで、+/ -10% の精度が得られます。FR4 搭載の 1.6 mm ボードの場合、これは約 4 GHz です。4 GHz を超える場合は、フルウェーブ EM シミュレーション (HFSS、CST) を使用すると正確な S パラメータが得られます。3 GHz 以上では、フォーミュラの精度に関係なく、スタブの共振効果が支配的になります。

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