PCB

PCB制御インピーダンス計算ツール

表面マイクロストリップ、埋め込みマイクロストリップ、およびストリップラインPCBトレースの特性インピーダンスを計算します。Z0、実効Er、およびターゲット・トレース幅を求めます。無料で即時に結果が得られます。

Loading calculator...

公式リファレンス

Z_0 = \frac{Z_0^{air}}{\sqrt{\varepsilon_{eff}}},\qquad \varepsilon_{eff}^{covered} = 1 + q_f(\varepsilon_r - 1) + (1-q_f)\,q_c(\varepsilon_{rc} - 1),\qquad \frac{C_{stripline}}{\varepsilon_0\varepsilon_r} = \frac{4K(k)}{K(k')}

参考: Hammerstad & Jensen, IEEE MTT-S 1980; stripline core verified against the field solver committed in src/lib/pcb/__tests__/solver. The covered-microstrip filling factors are fitted to a layered solve.

Z₀— 特性インピーダンス (Ω)

εr— 基板誘電率

εrc— カバー誘電率 (埋め込みマイクロストリップ)

q_f— すでに基板にあるエネルギーのシェア

q_c— カバーが取り込む残りのエネルギーのシェア

W— トレース幅 (mm)

公式

Z_0 = \frac{Z_0^{air}}{\sqrt{\varepsilon_{eff}}},\qquad \varepsilon_{eff}^{covered} = 1 + q_f(\varepsilon_r - 1) + (1-q_f)\,q_c(\varepsilon_{rc} - 1),\qquad \frac{C_{stripline}}{\varepsilon_0\varepsilon_r} = \frac{4K(k)}{K(k')}

Z₀— 特性インピーダンス (Ω)

εr— 基板誘電率

εrc— カバー誘電率 (埋め込みマイクロストリップ)

q_f— すでに基板にあるエネルギーのシェア

q_c— カバーが取り込む残りのエネルギーのシェア

W— トレース幅 (mm)

h— 基板の高さ (mm)

b— 平面間隔、ストリップラインモードでは2h (mm)

t— 銅の厚さ (mm)

K— 第 1 種完全楕円積分

仕組み

制御インピーダンスカリキュレータは、RFフロントエンド、高速デジタルインターフェース、およびシグナルインテグリティ検証に不可欠なターゲット特性インピーダンス（50/75/100オーム）のPCB トレース幅を計算します。インピーダンスのミスマッチが 10% を超えると、ハードウェアエンジニアや PCB 設計者はこれを使って信号反射によってアイダイアグラムが 15 ～ 40% 劣化するのを防ぎます。

IPC-2141Aとジョンソン/グラハムの「高速デジタル設計」によると、トレースのインピーダンスは形状 (幅W、基準面からの高さH) と誘電率 (Er) に依存します。ハンマースタッド・ジェンセンの方程式は、W/H 比が 0.1 ～ 10 の場合、3D EM シミュレーションと比較して 1 ～ 2% の精度を達成します。表面マイクロストリップの場合、標準FR4のトレース幅では、Z0は0.1mm減少するごとに約 6オーム増加します。

FR4 の Er は、1 MHz での 4.6 から 5 GHz での 4.2 まで変化します (ジョルジェビック・サーカー分散モデル)。この 9% のシフトにより、計算されたインピーダンスが 4 ～ 5% 変化します。これが、2 GHz を超える設計にはロジャース RO4350B (Er = 3.48 +/-0.05、10 GHz まで安定) が好まれる理由です。標準ファブの許容誤差は +/ -10% ですが、高度な RF ファブでは +/ -5% です。

トレース長が lambda/10 を超える周波数では、インピーダンスの不整合により反射が発生します。75 オームの負荷を 50 オームのトレースで駆動すると、20% の反射係数が生成されます (VSWR 1.5:1、リターンロス 14 dB)。ポザールの「マイクロ波エンジニアリング」によると、これにより電力伝達効率が 4% 低下し、定在波が発生して隣接するトレースのクロストークが3～6 dB増加します。

計算例

4層FR4ボード上の2.4 GHz Wi-Fiパワーアンプ用の50 Ω マイクロストリップを設計します。L2グランドまでの0.1mmのプリプレグ、1オンスの銅、 εr = 4.3です。

50 Ω の表面-マイクロストリップ形状を解くと、次の結果が得られます。

W = 0.1644 mm (6.5 ミル) なので、その丸めた幅で 49.99 Ω が得られます。 εeff = 3.268 伝搬遅延 = 6.026 ps/mm

表面トレースによって電界の一部が上方の空気中に留まるため、実効誘電率は基板の4.3をはるかに下回ります。ストリップラインと同じトレースを埋め込むと、4.3全体が見え、伝播が遅くなります。ストリップラインの場合は6.9 ps/mmですが、ここでは6.0 ps/mmです。

この形状では、銅の厚みは丸みを帯びたディテールではありません。35 µmの銅はトレースを電気的に広げますが、これを無視するモデルでは、代わりに50 Ω の幅が約0.19 mmになります。これは、基板のインピーダンスを低くする方向で、製造者に送る寸法の 15% の誤差です。

許容誤差:一般的なクイックターンショップでは、制御されたインピーダンスの場合、± 10% と推定されています。+10% (50 Ω システムでは55 Ω ) のVSWRは1.10:1、リターンロスは26 dBで、ほとんどのRF作業で快適です。製造図面には、「L1 マイクロストリップ W = 0.164 mm、Z0 = 50 Ω ± 10%」と記載されていることに注意してください。

この計算機の2つの分岐が大きく変わりました。埋め込みマイクロストリップ・モードでは以前は εeff = εr(1 − e^(−1.55·hc/h)), が使用されていましたが、カバー自体の誘電率は表示されず、現実的なソルダーマスクの実効誘電率は1未満でした。デフォルトのトレース幅ではガードがつまずき、計算機はハード0.00 Ω. を返しました。ストリップラインモードでは狭いトレース対数が使用され、幅の広いトレースでは0 Ω も返されました。どちらも共有エンジンを呼び出すようになり、そのストリップラインコアが正確なコンフォーマルマッピングソリューションとなっています。

実践的なヒント

✓設計前にファブのスタックアップを確認してください。JLC、PCBWay、OSHParkは正確なErと層の厚さを公開しています。一般的な FR4 の仮定では、5 ～ 10% のインピーダンス誤差が発生します。
✓ガーバーパッケージにTDRインピーダンスクーポンを追加してください。これがないと、ファブはコンプライアンスを検証できず、IPC-TM-650 2.5.5.7に従って障害を追跡できなくなります。
✓IPC-2141Aセクション4.2.6に従ってクロストークを-40dB未満に維持するには、制御されたインピーダンストレース間に3Wルール（間隔=トレース幅の3倍）を使用します。

よくある間違い

✗GHz周波数で1MHzのEr値（4.6）を使用すると、8～ 12% のインピーダンス誤差が発生します。ジョルジェビッチ・サーカーモデルでは、必ず周波数補正された Er: 1 GHz では 4.4、5 GHz では 4.2 を使用してください。
✗銅の厚さの影響を無視すると、IPC-2141A表4-1に示すように、銅を0.5オンスから2オンスに移動すると、実効幅の増加によりインピーダンスが3〜5オームシフトします。
✗制御されたインピーダンストレースを分割されたグランドプレーンにルーティングすると、不連続性によってインピーダンスが15〜30％増加し、リターンロスが6〜10dB低下します（Johnson/Graham Ch. 8）。

よくある質問

制御インピーダンスとは？

インピーダンスを制御することで、PCBトレースが特定の特性インピーダンス（通常、RFの場合は50オーム、USB/PCIeの場合は100オームの差動）を持つことが保証されます。IPC-2141Aによると、これにより、トレース長がlambda/10（FR4の1GHzで約15mm）を超えても信号反射が防止されます。インピーダンスを制御していないと、高速インターフェースのアイダイアグラムが 15 ～ 40% 劣化します。

なぜ50オームが一般的なインピーダンス目標なのですか？

50オームは、Pozarの導出によるパワーハンドリング（最大30オーム）と最小損失（77オーム）のバランスが取れています。標準の RF コネクタ (SMA、N タイプ) およびテスト機器に適合します。同軸ケーブルの場合、50 オームで最大電力容量の 86% を実現し、最小減衰量の 93% を実現します。これは、MIL-STD および IEEE 規格で採用されている最適なエンジニアリング上の妥協点です。

基板材料はインピーダンスにどのように影響しますか？

誘電率 (Er) はインピーダンスを直接設定します。Z0は 1/sqrt(Er_eff). FR4 (Er=4.3) に比例し、50オームで0.19mmのトレース幅が必要です。ロジャースRO4350B (Er=3.48) は0.24mmを必要とします。ロジャースの材料は、FR4の+/ -8％の変動に対して、Erを+/ -1.5％～10 GHz以内に維持します。これが、IPC-4101に基づく2 GHzを超えるアプリケーション向けに仕様化されている理由です。

インピーダンスは周波数によって変化しますか？

はい — FR4 (ジョルジェビッチ・サーカーモデル) では、Er が 1 MHz から 5 GHz に 9% 低下し、インピーダンスが 4 ～ 5% シフトします。さらに、表皮効果により導体損失が 1 GHz での 0.1 dB/cm から 5 GHz での 0.5 dB/cm に増加し、損失タンジェントによってインピーダンスを効果的に高めます。500 MHz を超える設計には、周波数補正計算を使用してください。

PCBインピーダンスの計算に役立つツールは何ですか？

この計算機はハマースタッド・ジェンセンの方程式を使用します (IEEE MTT-S 検証では 1-2% の精度)。複雑な形状（遷移、曲げ、結合線による）の場合は、Polar SI9000、HyperLynxなどの2.5Dフィールドソルバー、またはAppCADなどの無料ツールを使用してください。IPC-2141A付録Aによると、+/ -3% の公差設計には3D EMシミュレーション（CST、HFSS）が必要です。

PCB Design

デカップリング・コンデンサの選択:SRF、ESL、数学

デカップリングコンデンサの値の選択方法：自己共振周波数（SRF）によって有効なバイパス範囲が設定されます。100nFは約5MHzで動作し、10nFは約50MHzで動作し、1nFは約500MHzで動作します。ESR と ESL について説明しました。

Protocols

イーサネットケーブルは使えますか？減衰量の計算

Cat5e-Cat8のイーサネットケーブル減衰量、最大長、合格/不合格ステータスを計算します。実際の例と実際のエンジニアリング番号が含まれています。

Signal Integrity

アイダイアグラム解析:10 Gbps SerDes の検証

10 Gbps SerDesレーンでどれだけの挿入損失が発生するか：アイダイアグラムツールでTouchstone S21を実行し、データレートとPRBSによって目の高さ、幅、ジッターが変化するのを確認します。

高度なシミュレーションツール

PDN Impedance Analyzer & Decoupling Capacitor Optimizer

Choose decoupling capacitors for a PCB power delivery network. Enter the plane pair, the regulator and a flat target impedance, and a genetic algorithm finds the capacitor mix that keeps Z_PDN lowest across the decoupling band, which ends at 0.8 × the board's first cavity mode. Above the band the plane-pair cavity sets the impedance; the plot shows its resonances as one observation port sees them, with every capacitor lumped at that port.

Shop Components

As an Amazon Associate we earn from qualifying purchases.

PCB Manufacturing (JLCPCB)

Affordable PCB fabrication with controlled impedance options

JLCPCB →

FR4 Copper Clad Laminate

FR4 laminate sheets for custom PCB prototyping

Amazon →

Thermal Paste

Thermal interface material for component heat management