PCB トレースインダクタンス計算ツール
Ruehli式を使用してPCBトレースの寄生インダクタンスを計算します。100 MHz と 1 GHz での単位長さあたりのインダクタンスとインピーダンスを求めます。無料ですぐに結果が得られます。
公式
仕組み
PCBトレースインダクタンス計算ツールは、長方形断面をもつ直線状のPCBトレースの部分自己インダクタンスを、長さ・幅・銅厚から計算します。これは電源供給ネットワーク(PDN)の設計、デカップリングコンデンサの配置、高周波のシグナルインテグリティに欠かせない値です。部分インダクタンスとは、電流が流れるループのインダクタンスのうち、トレース自身が受け持つ分のことです。100 MHzでは、コンデンサとICピンの間にあるこのインダクタンス1 nHごとに0.63 Ωのリアクタンスが加わります。この計算ツールはトレースを単体でモデル化しており、グランドプレーンからの高さを入力する項目はありません。そのため、マイクロストリップでもストリップラインでも、プレーンがまったくないトレースでも同じ結果になります。
計算には、長方形導体に対するRuehliの閉形式の式 を使います。ここで l はトレース長、w はトレース幅、t は銅厚です。長さ50 mm、幅0.3 mm、銅厚1 oz(35 µm)のトレースでは62.0 nH、すなわち1.24 nH/mmになります。100 MHzでのリアクタンスは39.0 Ωで、このトレースの直流抵抗82 mΩをはるかに上回ります。
トレースのインピーダンスは、クロスオーバー周波数 (Rは直流抵抗)を超えるとインダクタンスが支配的になります。銅厚1 ozの場合、上記の長さ50 mm・幅0.3 mmのトレースで約210 kHz、計算例の長さ30 mm・幅2 mmの電源トレースで50 kHz、この計算ツールの既定値である長さ10 mm・幅0.2 mmのトレースで395 kHzです。この周波数より上では、トレースを広げるよりも、トレースを短くするか並列経路(ベタパターン)を追加するほうがインピーダンスを大きく下げられます。幅は対数の中にしか現れませんが、並列経路は、相互インダクタンスが小さくなるだけ互いに離して配置すれば、その数だけインダクタンスを分割できるからです。
ループインダクタンスは別の量で、この計算ツールは出力しません。トレースを流れる電流は直下の基準プレーンを通って戻り、グランドバウンスや放射エミッションを決めるのはループ全体のインダクタンスです。プレーンが近いほど、帰路電流がトレースの磁界を多く打ち消します。マイクロストリップの単位長さあたりのループインダクタンスは 、つまり特性インピーダンスと単位長さあたりの伝搬遅延の積で、どちらもマイクロストリップインピーダンス計算ツールで求められます。上記の幅0.3 mmのトレースでは、プレーンが1 mm下にあると0.62 nH/mm、0.1 mm下では0.22 nH/mmと65%小さくなります。これに対して部分インダクタンスは1.24 nH/mmです。プレーンからの高さに比べて幅が十分に広いトレースでは、計算例のように で手早く見積もれますが、端部のフリンジング磁界を無視するため、やや大きめの値になります。インピーダンス制御設計で信号層をグランドプレーンに隣接させるのはこのためです。
計算例
問題:1 GHzのFPGAに電力を供給し、1nsで3Aの過渡電流が流れる長さ30mmの電源トレース(幅2mm、銅厚1oz)のインダクタンスを計算します。
Ruehliの式(計算ツールが使う式)による解法:
- トレースのパラメータ:l = 30mm、w = 2mm、t = 35µm(1oz)
- インダクタンス:L = (μ0 × l / 2π) × [ln(2l/(w+t)) + 0.5 + (w+t)/(3l)]
- L = 2e-7 × 0.03 × [ln(0.06/0.002035) + 0.5 + 0.002035/0.09] = 6e-9 × [3.384 + 0.5 + 0.023] = 6e-9 × 3.907 = 23.4 nH
- 単位長さあたり:23.4 nH / 30mm = 0.78 nH/mm、1 GHzでのリアクタンス = 2π × 1e9 × 23.4e-9 = 147Ω
- 電圧ドループ:V = L × dI/dt = 23.4e-9 × 3/1e-9 = 70V (!)
解析:1V電源で70Vのドループはあり得ません。これは局所的なデカップリングが不可欠である理由を示しています。Ruehliの式はトレース単体の部分インダクタンスを与えます。0.2mm下にグランドプレーンがあればループインダクタンスはおよそ μ0 × h/w = 0.13 nH/mm(30mmで3.8 nH)まで下がりますが、それでも11Vのドループになります。1nsの過渡期間中に10µFのコンデンサが電荷を供給すれば、実際のドループは50mV未満です。デカップリングコンデンサはFPGAの電源ピンから10mm以内に配置する必要があります。
実践的なヒント
- ✓すべての信号層にグランドプレーンを隣接させる — ループインダクタンスが最小になります。幅0.3 mmのトレースでは、プレーンが0.1 mm下にあると約0.22 nH/mm、1 mm下では0.62 nH/mmです(マイクロストリップモデル)。これはループインダクタンスの値で、この計算ツールが出力する部分インダクタンスはプレーンに左右されません。
- ✓パワートレースに沿って10mmごとにビアステッチを追加し、内部のグランドプレーンに接続することで、実効インダクタンスを30〜50%低減する並列リターンパスを提供します。
- ✓PDN設計の場合、Smithの「高速デジタルシステム設計」によると、狭い電源グランド間隔(<0.1mm)を使用して、ターゲットプレーンインダクタンスは1平方インチあたり0.1nH未満になります。
よくある間違い
- ✗電源供給でトレースのインダクタンスを無視すること — 100 MHzでは、銅厚1 oz、長さ50 mm・幅0.3 mmのトレースの誘導性リアクタンスは39.0 Ωで、直流抵抗82 mΩを大きく上回ります。約210 kHzを超えると、インピーダンスを決めるのは抵抗ではなくインダクタンスです。
- ✗インダクタンスを下げるためにトレースを広げること — 部分インダクタンスは ln(w + t) に従って変わるため、長さ50 mmのトレースの幅を0.3 mmから0.6 mmへ2倍にしても、62.0 nHから55.6 nHへ約10%下がるだけです。トレースを短くする、十分に離した並列経路を追加する、帰路のプレーンを近づけるといった対策のほうがはるかに効果的です。
- ✗リターンパスのインダクタンスを無視すると、信号トレースのループインダクタンスにはリターン電流パスが含まれます。グランド・プレーン・スロットまたはスプリットによってループ・インダクタンスが2倍になり、EMIが6dB増加する可能性があります。
よくある質問
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