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PCBビア・スタブ共振計算ツール

高速PCB設計におけるスタブ共振周波数、信号ノッチ深度、およびバックドリルの利点を介して計算します。スタブの長さを最適化します。無料で即時に結果が得られます。

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公式

Lstub=Tpcb(1−NlayerNtotal),fres=vp4LstubL_{stub} = T_{pcb}\left(1-\frac{N_{layer}}{N_{total}}\right),\quad f_{res} = \frac{v_p}{4 L_{stub}}

参考: Eric Bogatin, "Signal and Power Integrity Simplified" 3rd ed.

L_stub— ビアスタブの長さ (mm)
vp— 誘電体の伝播速度 (m/s)
εr— 誘電率
f_res— 1/4波共振周波数 (Hz)

仕組み

ビア・スタブ共振カリキュレータは、ビア・スタブの4分の1波共振周波数を計算します。これは、高速デジタル（5Gbps以上）およびRF/マイクロ波PCB設計に不可欠です。シグナルインテグリティのエンジニアは、これを利用して、PCIe Gen4/5、USB4、100Gイーサネットのチャネルコンプライアンスに問題がある、共振時に10〜20dBの挿入損失を引き起こす周波数ノッチを特定します。

ジョンソン/グラハムの「高速デジタル設計」によると、スルーホールビアは信号層の出口点の下にスタブを形成します。このスタブは f_res = c/(4 x L_stub x sqrt (Er)) で1/4波共振器として機能します。ここで、 L_stub は未使用のビアバレルの長さです。レイヤ 2 (上から 0.2 mm) に信号がある 1.6 mm のボードでは、スタブの長さは 1.4 mm で、FR4 では 5.3 GHz で共振します (Er=4.3)。

IEEE 802.3 100GBASE-CR4の仕様によると、12.5 GHzでの最大挿入損失はビアあたり1.5dBです。12 GHz でビア・スタブが共振すると 15 dB 以上のノッチが発生し、シグナル・インテグリティーにとって致命的な打撃となります。これが、25Gbps以上のチャネルではバックドリル（IPC-6012Eによる深度制御ドリル）が必須で、スタブを信号層から0.1～0.2mm以内に取り除く必要がある理由です。

スタブ共振のQファクターは、ビアバレルの抵抗と誘電損失に依存します。FR4 (tan_delta = 0.02) ではQが約10-15で自然な減衰が得られます。ロジャース (tan_delta = 0.004) のような低損失材料はQ = 50+なので、ノッチがよりシャープになります。直感に反して、損失の多い基板は共振減衰により特定の周波数でより優れた性能を発揮する可能性があります。

計算例

問題点:6層構造の2.4ミリ基板で、Erが4.3のFR4の場合。25 Gbps のレーンは、上部のスルーホールビアに入り、レイヤ 3 から出ます。バレルのどの程度がスタブで、どこで共振しているのか？

計算機は、レイヤーが等間隔に配置されていると仮定して、レイヤー数の出口の位置を特定します。

  1. スタブの長さ: L_stub = T (1- N_layer/N_total) = 2.4 x (1-3/6) = 1.2 mm
  2. 有効速度:v = c/sqrt (Er) = 299792458/sqrt (4.3) = 1.4457e8 m/s
  3. 四分波レゾナンス: f_res = v/ (4 x L_stub) = 1.4457e8/ (4 x 0.0012) = 30.12 GHz
  4. バックドリルの利点:スタブを取り外すと、最初の共振が約 3 倍の 90.36 GHz に押し上げられます。

25 Gbps NRZ の場合、基本波は 12.5 GHz にあるため、30.12 GHz のノッチは 3 次高調波付近に着地します。エッジレートでは十分ですが、それだけで目を閉じるには十分ではありません。

出口をレイヤー5に下げるとスタブが0.4 mmまで下がり、共振が90.36 GHzに押し上げられ、このリンクが使用する帯域から外れます。最後のレイヤーであるレイヤー6で終了すると、スタブがまったくありません。計算ツールは共振ではなくゼロを報告します。

この例で以前は間違っていたことが二つあり、どちらにも名前を付ける価値があります。スタブは、厚さから出口の深さ（2.4-0.4 = 2.0 mm）を引いたものとして計算されていましたが、これは計算機が実装しているモデルではありません。層の端数から計算され、6 層のうち第 3 層では 2.0 ではなく 1.2 mm になります。そして、四捨五入した 3e8 を sqrt (Er) で割りました。光の速度は、メートルという定義からすると 299792458 m/s と正確です。四捨五入した値は 0.07% の高さで、ここで報告されている周波数ごとにシフトしています。

実践的なヒント

  • ✓10 Gbpsを超える信号にはHDIマイクロビアを使用してください。L1からL2までのブラインドビアは設計上スタブがないため、IPC-2226によると最大50GHzを超える共振の問題がなくなります。
  • ✓バックドリルの深さを信号層に対して+0.1/-0.0mmの公差で指定してください。IPC-6012Eに準拠しているため、信号面へのドリルを最小限に抑えながら、スタブを最小限に抑えることができます。
  • ✓25Gbps以上の場合：信号ビアを外面に最も近い層に配置して、バックドリルを行わなくてもスタブの長さを最小限に抑えます。これにより、プロトタイプボードのコストを節約できます。

よくある間違い

  • ✗スタブ計算における層の位置は無視します。同じ基板上の層2の信号と層4の信号は、スタブの長さと共振周波数が大きく異なります。ボードの厚さだけでなく、常に信号層を追跡してください。
  • ✗バックドリルがすべての問題を解決すると仮定すると、バックドリルの許容誤差はIPC-6012Eによると+/-0.1mmですが、0.2mmの残留スタブは37 GHzでも共振し、112 GbpsのPAM4信号に影響します。
  • ✗スタブの共振は双方向であることを忘れてしまいましょう。S21（挿入損失）とS11（リターンロス）の両方にノッチが現れ、信号の劣化と反射の両方を引き起こします。

よくある質問

信号出口層の下にあるスルーホールビアの未使用部分は、オープン回路で終端された伝送線路スタブを形成します。電磁エネルギーは開放端で反射し、定在波を生成します。Johnson/Grahamの第5章によると、1/4波周波数では、スタブが信号層に短絡を起こし、反射が最大になります（リターンロスの劣化は15〜25dB）。
IPC-6012Eには3つの方法があります。(1) バックドリル — 最も効果的なのはスタブバレルの除去で、1ボードあたり0.50～2.00ドル追加可能、(2) ブラインド/埋め込みビア (本質的にスタブフリー、HDI処理が必要)、(3) レイヤープランニング — 出口表面に最も近いレイヤーに信号をルーティングする方法。25 Gbps 以上ではバックドリル、56 Gbps 以上では HDI が標準となっています。
f_res が信号帯域内に入る場合です。NRZ の帯域幅はおよそ 0.7 × ビットレート、PAM4 ではおよそ 0.35 × ビットレートです。5 GHz の共振は 7 Gbps 以上の NRZ や 14 Gbps 以上の PAM4 に影響します。IEEE 802.3 の 10GBASE-KR ではチャネルモデルにビアスタブの影響が規定されており、10 Gbps を超える場合はスタブ解析が必須です。
はい — Er は共振周波数を直接設定します (f は 1/sqrt (Er) に比例)。同じスタブ長でも、FR4 (Er=4.3) はロジャースRO4003C (Er=3.38) よりも 15% 低い共振を示します。ロスタンジェントはQファクターに影響します。損失の少ない素材は、よりシャープで深いノッチを作ります。逆説的ですが、スタブ共振周波数では、ダンピングにより標準のFR4が低損失ラミネートよりも優れている場合があります。

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