PCB 트레이스 인덕턴스 계산기
Ruehli 공식을 사용하여 PCB 트레이스 기생 인덕턴스를 계산합니다.100MHz 및 1GHz에서 단위 길이당 인덕턴스와 임피던스를 구하십시오.무료로 즉시 결과를 얻을 수 있습니다.
공식
작동 방식
PCB 트레이스 인덕턴스 계산기는 직사각형 단면을 가진 직선 PCB 트레이스의 부분 자기 인덕턴스를 길이, 폭, 구리 두께로부터 계산합니다. 이는 전력 분배 네트워크(PDN) 설계, 디커플링 커패시터 배치, 고주파 신호 무결성에 필수적인 값입니다. 부분 인덕턴스는 전류가 흐르는 루프의 인덕턴스 가운데 트레이스 자신이 차지하는 몫입니다. 100 MHz에서는 커패시터와 IC 핀 사이에 있는 이 인덕턴스 1 nH마다 0.63 Ω의 리액턴스가 더해집니다. 이 계산기는 트레이스를 단독으로 모델링하며 접지면으로부터의 높이를 입력하는 항목이 없으므로, 마이크로스트립이든 스트립라인이든 접지면이 전혀 없는 트레이스든 같은 결과를 냅니다.
사용하는 공식은 직사각형 도체에 대한 Ruehli의 닫힌 형식 입니다. 여기서 l은 트레이스 길이, w는 트레이스 폭, t는 구리 두께입니다. 길이 50 mm, 폭 0.3 mm, 구리 1 oz(35 µm)인 트레이스는 62.0 nH, 즉 1.24 nH/mm입니다. 100 MHz에서 이는 39.0 Ω의 리액턴스로, 이 트레이스의 DC 저항 82 mΩ보다 훨씬 큽니다.
크로스오버 주파수 이상에서는 인덕턴스가 트레이스 임피던스를 지배합니다. 여기서 R은 DC 저항입니다. 구리 1 oz 기준으로 위의 길이 50 mm, 폭 0.3 mm 트레이스는 약 210 kHz, 계산 예제의 길이 30 mm, 폭 2 mm 전원 트레이스는 50 kHz, 계산기 기본값인 길이 10 mm, 폭 0.2 mm 트레이스는 395 kHz입니다. 이 주파수보다 위에서는 트레이스를 넓히는 것보다 트레이스를 짧게 하거나 병렬 경로(구리 필)를 추가하는 것이 임피던스를 더 크게 낮춥니다. 폭은 로그 안에만 들어가지만, 병렬 경로는 상호 인덕턴스가 작아질 만큼 서로 떨어뜨려 놓으면 경로 수만큼 인덕턴스를 나누기 때문입니다.
루프 인덕턴스는 다른 물리량이며, 이 계산기는 이를 출력하지 않습니다. 트레이스의 전류는 바로 아래의 기준면을 통해 돌아오며, 그라운드 바운스와 방사 방출을 결정하는 것은 루프 전체의 인덕턴스입니다. 기준면이 가까울수록 귀환 전류가 트레이스의 자기장을 더 많이 상쇄합니다. 마이크로스트립의 단위 길이당 루프 인덕턴스는 , 즉 특성 임피던스와 단위 길이당 전파 지연의 곱이며, 두 값 모두 마이크로스트립 임피던스 계산기에서 구할 수 있습니다. 위의 폭 0.3 mm 트레이스는 접지면이 1 mm 아래에 있으면 0.62 nH/mm, 0.1 mm 아래에 있으면 0.22 nH/mm로 65% 줄어들며, 부분 인덕턴스는 1.24 nH/mm입니다. 접지면으로부터의 높이보다 폭이 훨씬 넓은 트레이스라면 계산 예제에서처럼 로 빠르게 추정할 수 있지만, 가장자리의 프린징 자기장을 무시하므로 값이 다소 크게 나옵니다. 임피던스 제어 설계에서 신호층을 접지면에 인접하게 배치하는 이유가 바로 이것입니다.
계산 예제
문제: 1ns 동안 3A의 과도 전류가 필요한 1 GHz FPGA에 전원을 공급하는 30mm 전원 트레이스(폭 2mm, 구리 1oz)의 인덕턴스를 계산합니다.
Ruehli 공식(계산기가 사용하는 공식)에 따른 풀이:
- 트레이스 파라미터: l = 30mm, w = 2mm, t = 35µm(1oz)
- 인덕턴스: L = (μ0 × l / 2π) × [ln(2l/(w+t)) + 0.5 + (w+t)/(3l)]
- L = 2e-7 × 0.03 × [ln(0.06/0.002035) + 0.5 + 0.002035/0.09] = 6e-9 × [3.384 + 0.5 + 0.023] = 6e-9 × 3.907 = 23.4 nH
- 단위 길이당: 23.4 nH / 30mm = 0.78 nH/mm, 1 GHz에서의 리액턴스 = 2π × 1e9 × 23.4e-9 = 147Ω
- 전압 강하: V = L × dI/dt = 23.4e-9 × 3/1e-9 = 70V (!)
분석: 1V 전원에서 70V의 전압 강하는 불가능합니다. 이것이 로컬 디커플링이 중요한 이유입니다. Ruehli 공식은 트레이스 자체의 부분 인덕턴스를 제공합니다. 0.2mm 아래에 접지면이 있으면 루프 인덕턴스는 대략 μ0 × h/w = 0.13 nH/mm(30mm에서 3.8 nH)로 줄어들지만, 그래도 11V의 전압 강하가 생깁니다. 1ns 과도 구간 동안 10µF 커패시터가 전하를 공급하면 실제 전압 강하는 50mV 미만입니다. 디커플링 커패시터는 FPGA 전원 핀으로부터 10mm 이내에 있어야 합니다.
실용적인 팁
- ✓모든 신호층에 인접한 접지면을 두십시오 — 루프 인덕턴스가 최소화됩니다. 폭 0.3 mm 트레이스는 접지면이 0.1 mm 아래에 있을 때 약 0.22 nH/mm, 1 mm 아래에 있을 때 0.62 nH/mm입니다(마이크로스트립 모델). 이는 루프 인덕턴스이며, 계산기가 출력하는 부분 인덕턴스는 접지면과 무관합니다.
- ✓파워 트레이스를 따라 10mm마다 스티칭을 통해 추가 — 내부 접지면에 연결하여 유효 인덕턴스를 30~ 50% 줄이는 병렬 리턴 경로를 제공합니다.
- ✓PDN 설계의 경우: Smith의 '고속 디지털 시스템 설계'에 따라 좁은 전력 접지 간격 (<0.1mm) 을 사용하여 대상 평면 인덕턴스가 제곱인치당 0.1nH 미만입니다.
흔한 실수
- ✗전력 분배에서 트레이스 인덕턴스를 무시하는 것 — 100 MHz에서 구리 1 oz, 길이 50 mm, 폭 0.3 mm 트레이스의 유도성 리액턴스는 39.0 Ω으로, DC 저항 82 mΩ보다 훨씬 큽니다. 약 210 kHz 이상에서는 임피던스를 결정하는 것이 저항이 아니라 인덕턴스입니다.
- ✗인덕턴스를 줄이려고 트레이스를 넓히는 것 — 부분 인덕턴스는 ln(w + t)에 따라 변하므로, 길이 50 mm 트레이스의 폭을 0.3 mm에서 0.6 mm로 두 배로 늘려도 62.0 nH에서 55.6 nH로 약 10%만 줄어듭니다. 트레이스를 짧게 하거나, 충분히 떨어진 병렬 경로를 추가하거나, 귀환 경로의 접지면을 가깝게 하는 편이 훨씬 효과적입니다.
- ✗복귀 경로 인덕턴스 무시 — 신호 트레이스의 루프 인덕턴스에는 복귀 전류 경로가 포함됩니다.그라운드 플레인 슬롯 또는 스플릿은 루프 인덕턴스를 두 배로 늘리고 EMI를 6dB 증가시킬 수 있습니다.
자주 묻는 질문
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