Selección de condensadores de desacoplamiento: SRF, ESL y Math

Por qué el desacoplamiento no es tan simple como «darle una bofetada de 100 nF»

Todos los ingenieros han escuchado la regla general: coloca un condensador de 100 nF al lado de cada pin de alimentación del circuito integrado y da por terminado el día. ¿Y honestamente? Funciona bien en muchos circuitos. Hasta que no lo haga.

En el momento en que tu FPGA empieza a emitir corrientes transitorias de 20 A a 500 MHz, o estás buscando un tono espurio en tu ADC que no deja de apuntar al ruido de alimentación a 800 MHz, ese límite solitario de 100 nF de repente parece bastante inadecuado. Comprender por qué sucede esto significa familiarizarse con tres parámetros parásitos que la mayoría de las hojas de datos mencionan una vez, en letra pequeña y enterrados en algún lugar después de la página 47: la ESR, el ESL y la frecuencia de autorresonancia que conspiran para crear.

La mayoría de los ingenieros se saltan los cálculos y se arrepienten más tarde cuando están depurando una placa a las 2 de la madrugada.

El modelo real de un condensador

Esto es lo que pasa con los condensadores físicos: no son capacitancias puras. Nunca lo he sido. Lo que realmente se obtiene al soldar ese pequeño rectángulo cerámico es un circuito RLC en serie. La impedancia se ve así:

donde$C$es la capacitancia nominal (el número en la etiqueta),$L$es la inductancia en serie equivalente o ESL y$R$es la resistencia en serie equivalente, la ESR. A bajas frecuencias, la reactancia capacitiva$X_C = 1/(2\pi f C)$domina y todo se comporta como cabría esperar de un libro de texto. Pero al aumentar la frecuencia, la reactancia inductiva$X_L = 2\pi f L$comienza a tomar el control.

Justo en medio de esta transición, ocurre algo interesante: las reactancias capacitiva e inductiva se anulan perfectamente. Lo único que queda es la ESR, la impedancia más baja absoluta que un condensador pueda ofrecer a su circuito. Ese punto de cruce se denomina frecuencia autorresonante o SRF:

Por debajo del SRF, su pieza actúa como un condensador. ¿Por encima de él? Es un inductor. Este es el concepto más importante en el diseño de desacoplamiento, y es la razón por la que no se puede simplemente usar condensadores para resolver un problema y esperar que funcionen en cualquier frecuencia. Un condensador solo se desacopla eficazmente en una banda centrada alrededor de su SRF. Fuera de esa banda, estás luchando contra la física.

Los parámetros clave y lo que significan para tu PDN

Su red de distribución de energía, la PDN, tiene una impedancia objetivo que debe mantener. Por lo general, puedes derivarla de la ondulación de suministro permitida y de la corriente transitoria en el peor de los casos:

Supongamos que está trabajando con un raíl de 1,0 V que alimenta una FPGA capaz de generar transitorios de 5 A, y ha presupuestado una ondulación del 3%. Su impedancia objetivo es de 13 grados. Son 6 miliohmios. Es un número brutalmente bajo, y tienes que mantenerlo en todo el ancho de banda del que tu circuito integrado está consumiendo corriente. Buena suerte.

Aquí es donde ESR y ESL dejan de ser parámetros abstractos de hojas de datos y comienzan a importar mucho:

• El ESR establece el piso de impedancia en resonancia. Tomemos un MLCC típico de 100 nF 0402: puede tener una ESR entre 10 y 50 mΩ. Si tu impedancia objetivo es de 6 mΩ, una sola tapa no puede cumplir físicamente esa especificación. Las leyes de la física no lo permiten.

• El ESL determina la rapidez con la que la impedancia supera el SRF. Un paquete 0402 normalmente contiene alrededor de 0,5 nH de ESL. Baje a un 0201 y es posible que obtenga 0.3 nH. Un ESL más bajo hace que su rango de derivación efectivo aumente en frecuencia, que es exactamente lo que busca cuando se trata de una lógica digital rápida.

La inductancia parasitaria no es solo una preocupación académica, sino la razón por la que el desacoplamiento deja de funcionar a altas frecuencias.

Ejemplo resuelto: evitar un raíl FPGA de 1,0 V

Repasemos un escenario de diseño real. Tenemos que mantener el$Z_{\text{PDN}} < 6\,\text{m}\Omega$hasta 500 MHz. Este es un requisito real que se requeriría en un diseño FPGA moderno.

Paso 1: Elija un condensador. Empezaremos con un MLCC 0402 X7R de 100 nF. En la hoja de datos, encontramos que ESR = 20 mΩ y ESL = 0.5 nH. Valores bastante típicos para este tamaño de paquete. Paso 2: Calcula el SRF. Introduce los números en la fórmula:Realiza la aritmética y obtendrás$f_{\text{SRF}} \approx 22.5\,\text{MHz}$. A esta frecuencia, la impedancia es igual a la ESR: 20 mΩ. En realidad, eso no está mal, solo es aproximadamente 3 veces nuestro objetivo. Pero no estamos operando a 22,5 MHz. Paso 3: comprueba la impedancia a 500 MHz. Esto está muy por encima del SRF, por lo que la ESL determina casi en su totalidad la impedancia:Son 1,57 ohmios. Nuestro objetivo era de 6 miliohmios. Tenemos una diferencia de 260 veces. A 500 MHz, este condensador de 100 nF es esencialmente invisible para el circuito. También podría no estar ahí.

Paso 4: Agregue un límite de frecuencia más alta. Necesitamos algo con un SRF más alto. Probemos con un límite de 1 nF 0201 con ESR = 50 mΩ y ESL = 0,3 nH:Mucho mejor, ahora estamos en el vecindario de frecuencias correcto. A 500 MHz, su impedancia es aproximadamente de 16 grados. Sigue siendo demasiado alta para un límite único, pero nos estamos acercando a la realidad. Paso 5: Usa condensadores paralelos. Esta es la buena noticia: cuando colocas condensadores idénticos de tipo$N$en paralelo, la impedancia se divide por$N$. Para alcanzar nuestro objetivo de 6 mΩ con el SRF del límite de 100 nF (donde$Z = 20\,\text{m}\Omega$), necesitamos:Cuatro tapones de 100 nF en paralelo nos llevan a nuestra impedancia objetivo de 22,5 MHz. Pero para el rango de 500 MHz, necesitamos un banco completamente separado de esos límites de 1 nF (o tal vez incluso valores más pequeños), cada uno dirigido a una banda de frecuencia diferente. Esta es exactamente la razón por la que los diseños de PDN reales utilizan valores de condensadores múltiples. Cada valor cubre una década de frecuencia diferente. Estás creando una red de filtros distribuidos, no solo poniendo límites aleatorios.

El rango de derivación efectivo

Aquí hay un concepto útil llamado rango de derivación efectivo: el intervalo de frecuencia durante el cual un condensador realmente mantiene la impedancia por debajo del objetivo. Puedes estimar el límite superior encontrando en qué punto la reactancia inductiva es igual a la impedancia objetivo:

Para nuestra tapa de 100 nF con ESL de 0,5 nH y un objetivo de 20 mΩ (tapa única):$f_{\text{upper}} = 0.02 / (2\pi \times 5 \times 10^{-10}) \approx 6.4\,\text{MHz}$. Esa es la frecuencia en la que, por encima del SRF, el tapón deja de ser útil por sí solo. Por debajo del SRF hay un límite inferior simétrico en el que la reactancia capacitiva es demasiado alta. La calculadora gestiona ambos límites automáticamente para que no tengas que trabajar con ellos cada vez.

¿La lección práctica para llevar? Cada condensador tiene un ancho de banda finito en el que realmente hace su trabajo. Fuera de esa ventana, se necesitan diferentes condensadores.

Dificultades comunes

Hay algunas cosas que te afectarán si no tienes cuidado:

Haciendo caso omiso del ESL en las vías y trazas de PCB. ¿Esa cifra de ESL de 0,5 nH que aparece en la hoja de datos? Eso es solo el paquete en sí. En el momento en que añades una vía para dirigirla a un plano de alimentación interno, estás añadiendo otra inductancia de 0,5 a 1,0 nH. A veces más. Su SRF actual acaba de reducirse significativamente. La solución es mantener las tapas de desacoplamiento en la misma capa que el circuito integrado siempre que sea posible, o utilizar conexiones muy cortas y anchas para minimizar la inductancia. Antirresonancia entre tapones paralelos. Cuando colocas dos tapones de valores diferentes en paralelo, pueden crear un pico de alta impedancia entre sus respectivos SRF. Las impedancias no solo se suman muy bien, sino que interactúan. Puedes terminar con un pico de resonancia que, de hecho, es peor que no tener ningún límite en ese rango de frecuencia. La simulación o un espaciado de valores muy cuidadoso son esenciales. Esta es una de esas cosas que se ven bien en el papel y luego te arruinan el día durante las pruebas. Suponiendo que las tapas de cerámica mantengan su valor nominal. He aquí una sorpresa divertida: ¿esa tapa X7R de 100 nF en un paquete 0402? Con una polarización de 1 V DC, en realidad podría estar entregando de 60 a 70 nF de capacitancia. A veces es peor. El material ferroeléctrico de las tapas cerámicas pierde capacitancia bajo la polarización de corriente continua, y los paquetes más pequeños pierden más que los más grandes. Compruebe siempre las curvas de polarización de corriente continua del fabricante. Su cálculo de SRF es tan bueno como su valor de capacitancia real.

Pruébelo

Conecta los valores del condensador, la ESR, el ESL y la impedancia objetivo a la calculadora y verás al instante el SRF, la impedancia a la frecuencia que te interese, el rango de derivación efectivo y cuántos tapones necesitas realmente en paralelo. Abre la calculadora de selección de condensadores de desacoplamiento y olvídate de las conjeturas a la hora de diseñar tu próximo PDN. Es mejor que hacer todos estos cálculos a mano a medianoche antes de la fecha límite para girar el tablero.