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스위칭 레귤레이터 출력 리플 계산기

스위칭 레귤레이터 설계를 위한 벅 컨버터 출력 전압 리플, 인덕터 전류 리플 및 ESR 기여도 계산

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공식

ΔIL=(Vin−Vout)×D/(L×f),ΔV≈√(ΔVC2+ΔVESR2)ΔI_L = (V_in − V_out) × D / (L × f), ΔV ≈ √(ΔV_C² + ΔV_ESR²)
D— 듀티 사이클
L— 인덕턴스 (H)
f— 스위칭 주파수 (Hz)
C— 출력 커패시턴스 (F)
ESR— 동등한 직렬 저항 (Ω)

작동 방식

스위칭 레귤레이터 리플 계산기는 디지털 부하 전력 공급, 혼합 신호 시스템 및 EMC 준수에 필수적인 SMPS 설계의 출력 전압 리플, 인덕터 전류 리플 및 커패시터 요구 사항을 결정합니다.전력 전자 엔지니어, FPGA 설계자 및 자동차 전자 장치 개발자는 이 도구를 사용하여 엄격한 리플 사양을 충족합니다.Erickson & Maksimovic의 '파워 일렉트로닉스의 기초'에 따르면 출력 전압 리플에는 용량성 (ΔVc = ΔIL/(8×fsw×Cout)) 과 ESR 기반 (ΔVesr = ΔIL × ESR) 이라는 두 가지 구성 요소가 있습니다.10 mΩ ESR 미만인 세라믹 커패시터의 경우 커패시티브 리플이 우세하고, 50-500 mΩ ESR인 알루미늄 전해질의 경우 ESR 리플이 우세합니다.TI 애플리케이션 노트 SLVA630 에는 일반적으로 DC 부하 전류의 20-40% 를 목표로 하는 인덕터 전류 리플 ΔIL = Vout× (1-D)/(fsw×L) 이 명시되어 있습니다.최신 프로세서는 타이밍 마진 저하를 방지하기 위해 10mV 미만의 리플이 필요합니다. 인텔 VR14는 1.0V 코어 레일에 대해 ±5mV 정적 허용 오차와 ±25mV 과도 전류를 지정합니다.Murata 커패시터 애플리케이션 가이드에 따르면 X5R/X7R 세라믹은 정격 DC 전압에서 커패시턴스가 50-80% 감소하므로 리플 계산을 위해 항상 세라믹 커패시터 값을 2-3배 낮춥니다.

계산 예제

리플이 10mV 미만인 20A의 FPGA 코어 전력을 위한 12V ~ 1.0V 벅 컨버터을 설계하십시오.1단계: 인덕터 리플 설정 — 목표 출력의 30%: ΔIL = 6 A p-p.500kHz에서 D = 1/12 = 0.0833.L = 1.0× (1-0.0833)/(500k×6) = 305 nH.330nH (비셰이 IHLP-5050) 를 사용하세요.2단계: 10mV에 대한 커패시터 요구 사항 계산 — 커패시티브 리플: Cout_min = 6/ (8×500k×0.01) = 150µF입니다.3단계: 커패시터 선택 — 10×22µF/6.3V X5R 세라믹 (공칭 220µF, DC 바이어스 디레이팅 후 유효 120µF) 을 사용하십시오.ESR 기여도: 병렬 연결된 캡 10개 = 0.3 mΩ 효과. ΔVesr = 6 A × 0.3 mΩ = 1.8 mV.총 리플 = √(8² + 1.8²) ≈ 8.2 mV (사양 내).4단계: 과도 응답 확인 — 15A 부하 스텝 (100ns): ΔV = L×ΔI/Vout = 330 nH × 15/1.0 = 4.95µs의 드롭타임.50mV 미만의 과도 전류를 위한 330µF 벌크 커패시터를 추가하십시오.

실용적인 팁

  • ✓인텔 VR 설계 가이드에 따라 하이브리드 출력 커패시터 전략을 사용하십시오. 고주파 리플 필터링 (<1MHz) 을 위한 MLCC, 대량 에너지 저장 및 과도 응답을 위한 SP-Cap 또는 POSCAP, 중간 주파수용 폴리머 커패시터
  • ✓초저 리플 (<1mV) 애플리케이션을 위해 출력에 파이 필터 (L-C-L) 추가 — TI TPS7A8300 포스트 레귤레이터는 SMPS 이후 15µV RMS 노이즈를 달성합니다.
  • ✓출력 커패시터를 부하 IC 전원 핀의 5mm 이내에 배치합니다. 트레이스 길이가 10mm이면 10nH 기생 인덕턴스가 추가되어 50A/µs 부하 단계에서 500mV 스파이크가 발생합니다.

흔한 실수

  • ✗공칭 세라믹 커패시터 값 사용 — 1.0V DC 바이어스에서 22µF/6.3V X5R의 경우 60-70% (13-15µF 유효) 만 유지됩니다. 항상 제조업체의 DC 바이어스 곡선을 확인하거나 X7R 유전체를 사용하십시오.
  • ✗고주파에서의 ESR 무시 — 알루미늄 전해 ESR이 100Hz에서 100kHz로 2~5배 증가합니다. 스위칭 주파수에서는 100Hz 카탈로그 값이 아닌 데이터시트 ESR을 사용하십시오.
  • ✗공칭 조건에서만 리플 계산 — 인덕터 전류 리플이 가장 높을 때 최대 듀티 사이클 (최소 Vin) 에서 최악의 경우 리플이 발생합니다.

자주 묻는 질문

TI SLVA630 기준, 리플 소스: (1) 인덕터 전류 리플 충전/방전 출력 커패시터 — ΔVc = ΔIL/(8×fsw×C), (2) 출력 커패시터 ESR — ΔVesr = ΔIL × ESR, (3) 스위칭 전환 시 출력 커패시터 ESL — ΔVesl = ESL × dI/dt.세라믹 커패시터 사용 시 500kHz에서 커패시티브 리플은 일반적으로 70-80%, ESR은 15-25%, ESL은 5-10% 의 영향을 미칩니다.
아날로그 디바이스별 AN-1471: (1) 스위칭 주파수 증가 — 동일한 LC 값으로 리플을 절반으로 줄임, (2) 출력 커패시턴스 증가 — 정비례적 감소, (3) 저 ESR 커패시터 사용 — 세라믹 MLCC (2-10 mΩ) 와 비교) (50-500 mΩ), (4) 인덕턴스 증가 — 감소 ΔIL 그러나 과도 응답 속도 저하, (5) 포스트 레귤레이터 추가 — ferrrr 라이트 비드+ 커패시터 또는 LDO는 40-60dB 감쇠를 추가로 제공합니다.
업계 표준 기준: 디지털 부하 (CPU, FPGA): Vout의 1% 미만 (인텔/AMD VRM 사양 기준 1.0V 레일의 경우 10mV).아날로그/RF 회로: < 0.1% (ADC 제조업체 사양 기준 3.3V의 경우 3mV 미만).메모리 (DDR4/5): JEDEC 표준 기준 ± 1.5%.오디오: 10mV 미만이면 60dB SNR 성능 저하를 방지할 수 있습니다.LED 드라이버: 조명의 경우 5-20%, 비디오/사진의 경우 2% 미만.
리플은 주파수에 반비례합니다: ΔV ∝ 1/fsw.주파수를 500kHz에서 1MHz로 두 배로 늘리면 동일한 LC 값의 리플이 절반으로 줄어들거나 동일한 리플에 대해 2배 더 작은 인덕터를 사용할 수 있습니다.트레이드오프: 스위칭 손실은 주파수에 비례하여 증가합니다.TI 설계 가이드에 따르면 최적의 주파수는 크기/리플 (높은 fsw를 선호) 과 (일반적으로 DC-DC 컨버터의 경우 200kHz-2MHz) 의 균형을 맞춥니다.
Murata 및 TDK 애플리케이션 가이드에 따르면, 리플 성능에 따라 순위가 매겨집니다. (1) MLCC 세라믹 (2-10 mΩ ESR, HF 성능은 최상이지만 DC 바이어스 경감 및 벌크 커패시턴스가 제한됨), (2) 폴리머 알루미늄 (8-20 mΩ, 균형이 양호), (3) SP-캡/포스캡 (5-15 mΩ, 높은 커패시턴스 밀도), (4) 탄탈룸 (50-200 mΩ, 서지 등급), (5) 알루미늄 전해 (100-500 mΩ, 대량 보관시 비용/크기가 가장 낮음, HF 리플은 피하십시오).

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